一种半导体器件及其制造方法与流程

1.本技术涉及半导体技术领域，涉及但不限于一种半导体器件及其制造方法。


背景技术：

2.晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(dynamic random access memory，dram)中，用于控制每一存储单元中的电容，并且由多个晶体管组成的晶体管阵列可以用于半导体存储器件中。
3.晶体管阵列主要包括平面晶体管阵列和填埋式沟道晶体管阵列，然而不论是平面晶体管阵列还是填埋式沟道晶体管阵列，都会占用较大面积。


技术实现要素：

4.有鉴于此，本技术的主要目的在于提供一种半导体器件及其制造方法。
5.为达到上述目的，本技术的技术方案是这样实现的：
6.本技术实施例提供一种半导体器件的制造方法，所述半导体器件包括晶体管阵列；所述方法包括：
7.在晶圆表面形成晶体管阵列的柱状沟道；其中，所述柱状沟道的延伸方向垂直于所述晶圆表面；所述柱状沟道沿平行于所述晶圆表面的第一方向和平行于所述晶圆表面的第二方向阵列分布；
8.在所述晶体管阵列的各柱状沟道的一侧壁上形成栅极，其中，所述栅极平行于所述第一方向且沿所述第二方向排列；
9.在相邻所述柱状沟道之间形成金属层，其中，所述金属层沿所述第一方向延伸；
10.在所述晶体管阵列的各所述柱状沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
11.上述方案中，同步形成所述栅极和所述金属层。
12.上述方案中，所述在晶圆表面形成晶体管阵列的柱状沟道，包括：
13.从所述晶圆表面刻蚀，形成阵列分布的所述柱状沟道和所述柱状沟道之间的第一凹槽。
14.上述方案中，相邻柱状沟道侧壁上的所述栅极位于不同侧。
15.上述方案中，所述同步形成所述栅极和所述金属层，包括：
16.在所述第一凹槽中沉积绝缘材料，形成包围各柱状沟道的绝缘层；
17.刻蚀所述绝缘层，形成暴露各柱状沟道一侧壁的第二凹槽和位于相邻所述柱状沟道之间的第三凹槽；其中，相邻柱状沟道的所述第二凹槽位于不同侧，所述第二凹槽和所述第三凹槽位于所述柱状沟道的不同侧；
18.在所述第二凹槽和所述第三凹槽内填充金属材料，以形成所述栅极和所述金属层。
19.上述方案中，相邻柱状沟道侧壁上的所述栅极位于相同侧。
20.上述方案中，所述同步形成所述栅极和所述金属层，包括：
21.在所述第一凹槽中沉积绝缘材料，形成包围各柱状沟道的绝缘层；
22.刻蚀所述绝缘层，形成暴露各柱状沟道一侧壁的第二凹槽和位于相邻所述柱状沟道之间的第三凹槽；其中，相邻柱状沟道的所述第二凹槽位于相同侧，各相邻柱状沟道之间均具有一第二凹槽和一第三凹槽；
23.在所述第二凹槽和所述第三凹槽内填充金属材料，以形成所述栅极和所述金属层。
24.上述方案中，在所述第二凹槽和所述第三凹槽内填充金属材料之前，所述方法还包括：
25.通过所述第二凹槽对所述柱状沟道裸露的所述侧壁进行氧化处理，在所述柱状沟道的所述侧壁形成栅极氧化层。
26.上述方案中，所述第二凹槽曝露阵列分布的所述柱状沟道中位于同一列的所述柱状沟道；所述位于同一列的所述柱状沟道的各所述栅极相互连接，且相互连接的所述栅极为所述同一列所述柱状沟道的字线。
27.上述方案中，形成位线，所述位线与所述晶体管阵列中各晶体管的源极或漏极连接；
28.形成存储电容，所述存储电容的第一电极与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的第二电极接公共端，所述存储电容用于存储写入所述半导体器件的数据。
29.上述方案中，所述金属层与所述公共端相连。
30.上述方案中，所述第二凹槽的刻蚀深度大于所述第三凹槽的刻蚀深度。
31.上述方案中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。
32.本技术实施例还提供了一种半导体器件，包括：
33.具有柱状沟道的晶体管阵列；其中，所述晶体管阵列的各所述柱状沟道沿第一方向和第二方向阵列分布，所述柱状沟道的延伸方向垂直于所述第一方向和所述第二方向构成的平面；
34.所述晶体管阵列的各柱状沟道的一侧壁上具有栅极，其中，所述栅极沿所述第一方向延伸；
35.相邻所述柱状沟道之间具有金属层，其中，所述金属层沿所述第一方向延伸；
36.所述晶体管阵列的各柱状沟道的所述延伸方向的两端分别具有晶体管的源极和漏极。
37.上述方案中，所述金属层沿所述柱状沟道的延伸方向的长度小于所述栅极沿所述柱状沟道的延伸方向的长度。
38.上述方案中，相邻柱状沟道侧壁上的所述栅极位于不同侧；所述栅极和所述金属层位于所述柱状沟道的不同侧。
39.上述方案中，相邻柱状沟道侧壁上的所述栅极位于相同侧；各相邻柱状沟道之间均具有一栅极和一金属层。
40.上述方案中，包括：
41.位线，与所述晶体管阵列中各晶体管的源极或漏极连接；
42.存储电容，所述存储电容的第一电极与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的第二电极接公共端，所述存储电容用于存储写入所述半导体器件的数据。
43.上述方案中，所述金属层与所述公共端相连。
44.上述方案中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。
45.本技术实施例所提供的半导体器件的制造方法，所述半导体器件包括晶体管阵列；所述方法包括：在晶圆表面形成晶体管阵列的柱状沟道；其中，所述柱状沟道的延伸方向垂直于所述晶圆表面；所述柱状沟道沿平行于所述晶圆表面的第一方向和平行于所述晶圆表面的第二方向阵列分布；在所述晶体管阵列的各柱状沟道的一侧壁上形成栅极，其中，所述栅极平行于所述第一方向且沿所述第二方向排列；在相邻所述柱状沟道之间形成金属层，其中，所述金属层沿所述第一方向延伸；在所述晶体管阵列的各所述柱状沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。本技术实施例提供了一种半导体器件及其制造方法，该制造方法形成的晶体管阵列的源极和漏极分别位于沿柱状沟道延伸方向的两端，而所述延伸方向垂直于晶圆表面，并且栅极位于所述柱状沟道的一侧壁，如此，极大地缩小了晶体管阵列的面积，提高了器件的存储密度。且进一步地，相邻柱状沟道之间还形成有金属层，该金属层能够屏蔽字线对相邻柱状沟道产生的干扰。
附图说明
46.图1a为相关技术中平面晶体管的结构示意图；
47.图1b为相关技术中填埋式沟道晶体管的结构示意图；
48.图2为本技术实施例提供的半导体器件的结构示意图；
49.图3为本技术实施例提供的半导体器件的剖视图；
50.图4a为本技术实施例提供的半导体器件的制造的实现流程示意图；
51.图4b为本技术实施例提供的形成柱状沟道的俯视图；
52.图4c为本技术实施例提供的形成柱状沟道的立体图；
53.图4d为本技术实施例提供的一种可选的形成绝缘层的俯视图；
54.图4e为本技术实施例提供的一种可选的形成第二凹槽及第三凹槽的俯视图；
55.图4f为本技术实施例提供的一种可选的形成栅极氧化层的俯视图；
56.图4g为本技术实施例提供的一种可选的形成金属层及栅极的俯视图；
57.图5为本技术实施例提供的一种可选的半导体器件的剖视结构示意图；
58.图6a为本技术实施例提供的形成柱状沟道的俯视图；
59.图6b为本技术实施例提供的一种可选的形成绝缘层的俯视图；
60.图6c为本技术实施例提供的一种可选的形成第二凹槽及第三凹槽的俯视图；
61.图6d为本技术实施例提供的一种可选的形成栅极氧化层的俯视图；
62.图6e为本技术实施例提供的一种可选的形成金属层及栅极的俯视图；
63.图7为本技术实施例提供的一种可选的半导体器件的剖视结构示意图；
64.图8为本技术实施例提供的一种可选的形成引出焊盘的俯视图；
65.图9为本技术实施例提供的另一种可选的形成引出焊盘的俯视图。
具体实施方式
66.下面将结合附图和实施例对本技术的技术方案进一步详细阐述。虽然附图中显示了本技术的示例性实施方法，然而应当理解，可以以各种形式实现本技术而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本技术，并且能够将本技术的范围完整的传达给本领域的技术人员。
67.在下列段落中参照附图以举例方式更具体的描述本技术。根据下面说明和权利要求书，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。
68.在本技术实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
69.在本技术实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面之间。层可以水平、垂直和/或沿倾斜表面延伸。
70.需要说明的是，本技术实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
71.相关技术中，主流存储器的晶体管阵列包括平面(planar)晶体管阵列和填埋式沟道(buried channel array transistor，bcat)晶体管阵列，然而不论是平面晶体管阵列还是填埋式沟道晶体管阵列，其结构上源极和漏极均位于栅极的水平两侧。图1a为相关技术中平面晶体管阵列的结构示意图，图1b为相关技术中填埋式沟道晶体管阵列的结构示意图，如图1a和1b所示，相关技术中的晶体管的源极s和漏极d分别位于栅极g的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管阵列还是填埋式沟道晶体管阵列的面积都较大。
72.另外，由于平面晶体管阵列和填埋式沟道晶体管阵列的源极和漏极分别位于栅极水平的两侧，因此，存储器的存储单元中的位线(bit line，bl)和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(word line，wl)和晶体管之间连接等，从而导致存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
73.需要说明的是，以下实施例中示意出的晶体管阵列中的晶体管数量仅为一种示例性说明，而并非是对本技术晶体管阵列中的晶体管数量的限定。
74.基于此，在本技术一实施例中提供了一种半导体器件，请参阅图2，图2为本技术实施例提供的半导体器件的结构示意图。如图2所示，该半导体器件200包括具有柱状沟道211的晶体管阵列，其中，所述晶体管阵列的各所述柱状沟道211沿第一方向和第二方向阵列分布，所述柱状沟道的延伸方向垂直于所述第一方向和所述第二方向构成的平面，所述晶体管阵列的各柱状沟道的一侧壁上具有栅极氧化层215和栅极214，其中，所述栅极沿所述第一方向延伸，所述晶体管阵列的各柱状沟道的所述延伸方向的两端分别具有晶体管的源极212和漏极213。所述晶体管阵列包括呈阵列排布的晶体管210。在本技术实施例中，源极212
和漏极213的位置可以互换。这里，x方向即为第一方向，y方向即为第二方向。上述半导体器件使得源极和漏极分别形成于柱状沟道的两端，避免了形成于栅极两侧带来的晶体管阵列的面积较大的问题，能够提供一种较小面积的晶体管阵列结构，提高了器件的存储密度。但是发明人经过对上述半导体器件进一步的研究和分析，发现采用单侧栅极结构时，耦合到与所选字线相邻的未被选字线的柱状沟道ch2容易受到影响，主要表现为相邻字线上的活动可致使未被选字线的单元中的电荷变化，这给存储于其中的信息带来风险。具体请参阅图3，图3为图2所示的半导体器件结构沿aa’方向的剖视图，当柱状沟道ch1相连的所选字线活动时会对相邻柱状沟道ch2产生干扰，影响器件的性能，因此需要进一步的改进。
75.基于此，本技术实施例提供了一种半导体器件的制造方法，图4a为本技术实施例提供的半导体器件的制造方法的实现流程示意图。该半导体器件的制造方法的具体步骤包括：
76.步骤s401：在晶圆表面形成晶体管阵列的柱状沟道；其中，所述柱状沟道的延伸方向垂直于所述晶圆表面；所述柱状沟道沿平行于所述晶圆表面的第一方向和平行于所述晶圆表面的第二方向阵列分布；
77.步骤s402：在所述晶体管阵列的各柱状沟道的一侧壁上形成栅极，其中，所述栅极平行于所述第一方向且沿所述第二方向排列；
78.步骤s403：在相邻所述柱状沟道之间形成金属层，其中，所述金属层沿所述第一方向延伸；
79.步骤s404：在所述晶体管阵列的各所述柱状沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。
80.在本技术实施例中，晶圆是用于制作半导体器件单晶硅材料，由圆柱形的单晶硅经过研磨、抛光以及切片等步骤后形成的硅晶圆片，即晶圆。晶圆具有相背的两个圆形表面，其中一个圆形表面为上述晶圆表面，即另一圆形表面本技术实施例中可以称之为晶圆背面。
81.图4b-图4g为本技术实施例提供的一种半导体器件的制造方法的工艺过程示意图。需要说明的是，图4b-图4g以相邻柱状沟道侧壁上的所述栅极位于不同侧为例进行说明。
82.图4b为本技术实施例提供的形成柱状沟道的俯视图，如图4b所示，本技术实施例在晶圆表面形成阵列分布的柱状沟道401，沟道用于在外加电场的作用下传递电荷或者停止电荷的传递，使得晶体管导通或者截止。并且每一柱状沟道的延伸方向都垂直于晶圆表面。这里，柱状沟道的延伸方向，即晶体管导通时的电流方向。柱状沟道401沿平行于所述晶圆表面的第一方向和平行于所述晶圆表面的第二方向阵列分布。这里，x方向即为第一方向，y方向即为第二方向。
83.在一些实施例中，所述在晶圆表面形成晶体管阵列的柱状沟道，包括：
84.从所述晶圆表面刻蚀，形成阵列分布的所述柱状沟道和所述柱状沟道之间的第一凹槽402。
85.这里，可以采用光刻(photolithography，ph)或者干法刻蚀(etching，et)等工艺对晶圆表面进行刻蚀，例如，电子束光刻工艺、等离子体刻蚀工艺或者反应离子刻蚀工艺等，本技术实施例不做限定。
86.图4c为本技术实施例提供的形成柱状导电沟道的立体图，如图4b和4c所示，在对晶圆表面进行刻蚀的过程中，可以通过掩模(图中未示出)遮盖晶圆表面的部分区域，即需要形成柱状沟道401的各区域。然后对晶圆表面进行刻蚀，在掩模遮盖的区域以外，晶圆上的半导体材料被刻蚀掉一部分，形成一定深度的凹槽，即上述第一凹槽402。
87.刻蚀的深度，小于晶圆的初始厚度，即刻蚀过程不会将晶圆刻穿，这样，被掩模覆盖的区域未被刻蚀掉，则会形成以阵列形式排布在刻蚀后剩余的部分晶圆上的柱状沟道401，柱状沟道401的侧壁则暴露在上述第一凹槽402中。
88.此外，柱状沟道401的横截面可以为圆形、矩形、菱形或者多边形等等，本技术实施例不做限定。
89.本技术实施例中，通过对整个晶圆表面进行刻蚀，同步地形成柱状沟道401的阵列和具有相同深度的第一凹槽402，可以简化制造工艺，提高效率。
90.在一些实施例中，图4d至4g为晶体管阵列的各柱状沟道同步形成栅极和金属层的俯视图，如图4d至4g所示，所述同步形成栅极和金属层，包括：
91.在所述第一凹槽402中沉积绝缘材料403，形成包围各柱状沟道的绝缘层；
92.刻蚀所述绝缘层，形成暴露各柱状沟道一侧壁的第二凹槽404和位于相邻所述柱状沟道之间的第三凹槽405；其中，相邻柱状沟道的所述第二凹槽404位于不同侧，所述第二凹槽404和所述第三凹槽405位于所述柱状沟道401的不同侧，具体可参阅图4e；
93.如图4f所示，通过所述第二凹槽404对所述柱状沟道401裸露的所述侧壁进行氧化处理，在所述柱状沟道401的所述侧壁形成栅极氧化层406。对上述柱状沟道裸露在第二凹槽内的侧壁进行氧化处理的工艺包括但不限于：直接氧化，碱性氧化或者酸性氧化。本技术实施例中，通过加热的方式直接氧化，使柱状沟道侧壁上的硅与含有氧化物质的气体在高温下进行化学反应，从而在硅表面产生一层致密的二氧化硅薄膜，形成柱状沟道侧壁上的栅极氧化层406。栅极氧化层406为绝缘材料，例如，二氧化硅(sio2)，且栅极氧化层406位于柱状沟道401与栅极407之间，用于电隔离，避免栅极与柱状沟道直接接触产生电荷泄露。
94.如图4g所示，在所述第二凹槽404和所述第三凹槽405内填充金属材料，以形成所述栅极407和所述金属层408。其中，填充的金属材料包括但不限于金属钨(w)、金属钴(co)、金属铜(cu)、金属铝(al)或者其它金属材料。在优选实施例中，金属材料为金属钨。
95.在本技术实施例中，所述绝缘材料可以是二氧化硅或其他绝缘材料。图4d为本技术实施例提供的在第一凹槽中沉积绝缘材料的俯视图，如图4d所示，每一柱状沟道401的周围都填充有绝缘材料sio2。
96.需要说明的是，在实际沉积绝缘材料的过程中，绝缘材料sio2会覆盖在柱状沟道401的表面，通常在沉积完成后，采用化学机械研磨(chemical mechanical polishing，cmp)工艺，打磨去除多余的绝缘材料sio2，以暴露出柱状沟道401的表面。
97.本技术实施例中利用栅极的形成工艺同步形成金属层，从而无需增加额外的工艺步骤即可形成金属层以屏蔽字线对相邻柱状沟道的干扰，如此，在不增加工艺步骤的前提下，通过金属层减少了字线对相邻柱状沟道的干扰。即改善了字线与相邻柱状沟道之间的耦合效应。
98.在本技术实施例中，请参阅图4g，相邻柱状沟道侧壁上的所述栅极位于不同侧。
99.在本技术实施例中，如图4e所示，所述第二凹槽402曝露阵列分布的所述柱状沟道
中位于同一列的所述柱状沟道401；所述位于同一列的所述柱状沟道的各所述栅极相互连接，且相互连接的所述栅极为所述同一列所述柱状沟道的字线。其中，所述字线可以提供字线电压，并通过字线电压控制各晶体管的导通或截止。
100.在一些实施例中，形成与所述晶体管阵列中各晶体管的源极或漏极连接的位线；形成存储电容，所述存储电容的第一电极与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的第二电极接公共端，所述存储电容用于存储写入所述半导体器件的数据。这里，上述公共端可以为接低电压端，低电压可以为-0.5v。在一些实施例中，上述公共端也可以为接地端。
101.在一些实施例中，金属层与公共端相连。在实际应用时，可以根据需求将金属层设置为单独供电而不与公共端相连。本技术实施例中通过对金属层施加低电压或将金属层接地，以使金属层可以屏蔽字线对相邻柱状沟道的干扰。
102.在本技术实施例中，所述第二凹槽404的刻蚀深度大于所述第三凹槽405的刻蚀深度。刻蚀深度可以通过刻蚀的工艺参数(例如：刻蚀时间，气体流量，配比，压强，温度等)来控制，例如在刻蚀速率一定的情况下，刻蚀时间越长形成的凹槽在第三方向上就越深。在本技术的一实施例中，可以通过调节刻蚀的工艺参数，将第二凹槽404的刻蚀深度控制在大于所述第三凹槽405的刻蚀深度。刻蚀的方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。
103.在一些实施例中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。
104.图5示出了通过图4a示出的制造方法形成的半导体器件的剖视结构示意图。如图5所示，所述半导体器件包括：具有柱状沟道501的晶体管阵列；其中，所述晶体管阵列的各所述柱状沟道沿第一方向和第二方向阵列分布，所述柱状沟道的延伸方向垂直于所述第一方向和所述第二方向构成的平面；所述晶体管阵列的各柱状沟道的一侧壁上具有栅极507，其中，所述栅极沿所述第一方向延伸；相邻所述柱状沟道之间具有金属层508，其中，所述金属层508沿所述第一方向延伸；所述晶体管阵列的各柱状沟道501的所述延伸方向的两端分别具有晶体管的源极504和漏极503。这里，金属层508和栅极507平行。
105.在一些实施例中，请参阅图5，所述金属层508沿所述柱状沟道的延伸方向的长度小于所述栅极沿所述柱状沟道501的延伸方向的长度。上述长度可以通过调节所述第三凹槽及第二凹槽的刻蚀深度来控制，刻蚀的工艺参数包括但不限于刻蚀时间，刻蚀剂气体流量，配比，压强，温度等。在优选实施例中，通过工艺参数的调节使得形成的金属层508沿柱状沟道501的延伸方向的长度大于等于栅极507沿柱状沟道501的延伸方向的长度的三分之一。
106.在一些实施例中，请参阅图5，相邻柱状沟道501侧壁上的所述栅极位于不同侧；所述栅极和所述金属层508位于所述柱状沟道的不同侧，其中，栅极氧化层506位于柱状沟道501与栅极507之间，用于电隔离，避免栅极与柱状沟道直接接触产生电荷泄露。
107.在一些实施例中，所述半导体器件包括：位线，与所述晶体管阵列中各晶体管的源极或漏极连接；存储电容，所述存储电容的第一电极通过存储电容接触与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的第二电极接公共端，所述存储电容用于存储写入所述半导体器件的数据。
108.请参阅图5，在一具体实施例中，位线510与所述晶体管阵列中各晶体管的源极连接；存储电容509的第一电极通过存储电容接触505与所述晶体管阵列中各晶体管的漏极503连接，所述存储电容509的第二电极接公共端(图中未示出)，所述存储电容509用于存储写入所述半导体器件的数据。
109.在一些实施例中，金属层508与公共端相连，通过公共端对金属层施加电压。在实际应用时，也可以根据实际需求将金属层设置为单独供电而不与公共端相连。
110.在一些实施例中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。
111.图6a-图6e为本技术实施例提供的另一种半导体器件的制造方法的工艺过程示意图。需要说明的是，图6a-图6e以相邻柱状沟道侧壁上的所述栅极位于相同侧为例进行说明。
112.图6a为本技术实施例提供的形成柱状沟道的俯视图，如图6a所示，本技术实施例在晶圆表面形成阵列分布的柱状沟道601，沟道用于在外加电场的作用下传递电荷或者停止电荷的传递，使得晶体管导通或者截止。并且每一柱状沟道的延伸方向都垂直于晶圆表面。这里，柱状沟道的延伸方向，即晶体管导通时的电流方向。柱状沟道601沿平行于所述晶圆表面的第一方向和平行于所述晶圆表面的第二方向阵列分布。这里，x方向即为第一方向，y方向即为第二方向。在一些实施例中，所述在晶圆表面形成晶体管阵列的柱状沟道，包括：
113.从所述晶圆表面刻蚀，形成阵列分布的所述柱状沟道601和所述柱状沟道之间的第一凹槽602。
114.这里，可以采用光刻(photolithography，ph)或者干法刻蚀(etching，et)等工艺对晶圆表面进行刻蚀，例如，电子束光刻工艺、等离子体刻蚀工艺或者反应离子刻蚀工艺等，本技术实施例不做限定。
115.本技术实施例中利用栅极的形成工艺同步形成金属层，从而无需增加额外的工艺步骤即可形成金属层以屏蔽字线对相邻柱状沟道的干扰，如此，在不增加工艺步骤的前提下，通过金属层减少了字线对相邻柱状沟道的干扰。即改善了字线与相邻柱状沟道之间的耦合效应。
116.如图6a所示，在对晶圆表面进行刻蚀的过程中，可以通过掩模(图中未示出)遮盖晶圆表面的部分区域，即需要形成柱状沟道601的各区域。然后对晶圆表面进行刻蚀，在掩模遮盖的区域以外，晶圆上的半导体材料被刻蚀掉一部分，形成一定深度的凹槽，即上述第一凹槽602。
117.此外，柱状沟道601的横截面可以为圆形、矩形、菱形或者多边形等等，本技术实施例不做限定。
118.本技术实施例中，通过对整个晶圆表面进行刻蚀，同步地形成柱状沟道601的阵列和具有相同深度的第一凹槽602，可以简化制造工艺，提高效率。
119.在一些实施例中，图6b至6e为晶体管阵列的各柱状沟道同步形成栅极和金属层的俯视图，如图6b至6e所示，所述同步形成栅极和金属层，包括：
120.在所述第一凹槽602中沉积绝缘材料603，形成包围各柱状沟道的绝缘层；
121.刻蚀所述绝缘层，形成暴露各柱状沟道一侧壁的第二凹槽604和位于相邻所述柱
状沟道之间的第三凹槽605；其中，相邻柱状沟道的所述第二凹槽604位于相同侧，各相邻柱状沟道之间均具有一第二凹槽604和一第三凹槽605，具体可参阅图6c；
122.如图6d所示，通过所述第二凹槽604对所述柱状沟道601裸露的所述侧壁进行氧化处理，在所述柱状沟道601的所述侧壁形成栅极氧化层606。对上述柱状沟道裸露在第二凹槽内的侧壁进行氧化处理的工艺包括但不限于：直接氧化，碱性氧化或者酸性氧化。本技术实施例中，通过加热的方式直接氧化，使柱状沟道侧壁上的硅与含有氧化物质的气体在高温下进行化学反应，从而在硅表面产生一层致密的二氧化硅薄膜，形成柱状沟道侧壁上的栅极氧化层606。栅极氧化层606为绝缘材料，例如，二氧化硅(sio2)，且栅极氧化层606位于柱状沟道601与栅极607之间，用于电隔离，避免栅极与柱状沟道直接接触产生电荷泄露。
123.如图6e所示，在所述第二凹槽604和所述第三凹槽605内填充金属材料，以形成所述栅极607和所述金属层608。其中，填充的金属材料包括但不限于金属钨(w)、金属钴(co)、金属铜(cu)、金属铝(al)或者其它金属材料。在优选实施例中，金属材料为金属钨。在本技术实施例中，所述绝缘材料可以是二氧化硅或其他绝缘材料。图6b为本技术实施例提供的在第一凹槽中沉积绝缘材料的俯视结构示意图图，如图6b所示，每一柱状沟道601的周围都填充有绝缘材料sio2。
124.需要说明的是，在实际沉积绝缘材料的过程中，绝缘材料sio2会覆盖在柱状沟道601的表面，通常在沉积完成后，采用化学机械研磨(chemical mechanical polishing，cmp)工艺，打磨去除多余的绝缘材料sio2，以暴露出柱状沟道601的表面。
125.在本技术实施例中，请参阅图6e，相邻柱状沟道侧壁上的所述栅极位于相同侧。
126.在本技术实施例中，如图6c所示，所述第二凹槽604曝露阵列分布的所述柱状沟道中位于同一列的所述柱状沟道601；所述位于同一列的所述柱状沟道的各所述栅极相互连接，且相互连接的所述栅极为所述同一列所述柱状沟道的字线。其中，所述字线可以提供字线电压，并通过字线电压控制各晶体管的导通或截止。
127.在一些实施例中，形成与所述晶体管阵列中各晶体管的源极或漏极连接的位线；形成存储电容，所述存储电容的第一电极与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的第二电极接公共端，所述存储电容用于存储写入所述半导体器件的数据。这里，上述公共端可以为接低电压端，低电压可以为-0.5v。在一些实施例中，上述公共端也可以为接地端。
128.在一些实施例中，金属层与公共端相连。在实际应用时，可以根据需求将金属层设置为单独供电而不与公共端相连。
129.在本技术实施例中，所述第二凹槽604的刻蚀深度大于所述第三凹槽605的刻蚀深度。刻蚀深度可以通过刻蚀的工艺参数(例如：刻蚀时间，气体流量，配比，压强，温度等)来控制，例如在刻蚀速率一定的情况下，刻蚀时间越长形成的凹槽在第三方向上就越深。在本技术的一实施例中，可以通过调节刻蚀的工艺参数，将第二凹槽604的刻蚀深度控制在大于所述第三凹槽605的刻蚀深度。刻蚀的方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。
130.在一些实施例中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。
131.图7示出了通过图4a示出的制造方法形成的另一半导体器件的剖视结构示意图。
如图7所示，所述半导体器件包括：具有柱状沟道701的晶体管阵列；其中，所述晶体管阵列的各所述柱状沟道沿第一方向和第二方向阵列分布，所述柱状沟道的延伸方向垂直于所述第一方向和所述第二方向构成的平面；所述晶体管阵列的各柱状沟道的一侧壁上具有栅极707，其中，所述栅极沿所述第一方向延伸；相邻所述柱状沟道之间具有金属层708，其中，所述金属层708沿所述第一方向延伸；所述晶体管阵列的各柱状沟道701的所述延伸方向的两端分别具有晶体管的源极704和漏极703。这里，金属层708和栅极707平行。
132.在一些实施例中，请参阅图7，所述金属层708沿所述柱状沟道的延伸方向的长度小于所述栅极沿所述柱状沟道701的延伸方向的长度。上述长度可以通过调节所述第三凹槽及第二凹槽的刻蚀深度来控制，刻蚀的工艺参数包括但不限于刻蚀时间，刻蚀剂气体流量，配比，压强，温度等。在优选实施例中，通过工艺参数的调节使得形成的金属层708沿柱状沟道701的延伸方向的长度大于等于栅极707沿柱状沟道701的延伸方向的长度的三分之一。
133.在一些实施例中，请参阅图7，相邻柱状沟道701侧壁上的所述栅极707位于相同侧；各相邻柱状沟道701之间均具有一栅极707和一金属层708，其中，栅极氧化层506位于柱状沟道501与栅极507之间，用于电隔离，避免栅极与柱状沟道直接接触产生电荷泄露。
134.在一些实施例中，所述半导体器件还包括：位线，与所述晶体管阵列中各晶体管的源极或漏极连接；存储电容，所述存储电容的第一电极通过存储电容接触与所述晶体管阵列中各晶体管的漏极或源极连接，所述存储电容的第二电极接公共端，所述存储电容用于存储写入所述半导体器件的数据。
135.在一些实施例中，所述第一方向和第二方向之间具有夹角，所述夹角范围为：小于或等于90度。
136.请参阅图7，在一具体实施例中，位线710与所述晶体管阵列中各晶体管的源极连接；存储电容709的第一电极通过存储电容接触705与所述晶体管阵列中各晶体管的漏极703连接，所述存储电容709的第二电极接公共端(图中未示出)，所述存储电容709用于存储写入所述半导体器件的数据。
137.在一些实施例中，金属层708与公共端相连，可以采用掩埋的方式将金属层在合适的位置引出与公共端相连，通过公共端对金属层施加电压。在实际应用时，也可以根据实际需求将金属层设置为单独供电而不与公共端相连。
138.图8为本技术实施例提供的一种可选的形成引出焊盘的俯视图，位线810与所述晶体管阵列中各晶体管的源极或漏极连接，如图8所示，在字线与金属层的间距较小的情况下，金属层的引出焊盘802与字线的引出焊盘801需要交错设置(设置于不同侧)以避免字线与金属层发生短接，同时可以减小器件尺寸，提高空间利用率。
139.图9为本技术实施例提供的另一种可选的形成引出焊盘的俯视图，位线910与所述晶体管阵列中各晶体管的源极或漏极连接，如图9所示，在字线与金属层的间距允许的情况下，金属层的引出焊盘902与字线的引出焊盘901可以设置在同一侧，便于实际控制。
140.本技术提供一种半导体器件及其制造方法，所述半导体器件包括晶体管阵列；所述方法包括：在晶圆表面形成晶体管阵列的柱状沟道；其中，所述柱状沟道的延伸方向垂直于所述晶圆表面；所述柱状沟道沿平行于所述晶圆表面的第一方向和平行于所述晶圆表面的第二方向阵列分布；在所述晶体管阵列的各柱状沟道的一侧壁上形成栅极，其中，所述栅
极平行于所述第一方向且沿所述第二方向排列；在相邻所述柱状沟道之间形成金属层，其中，所述金属层沿所述第一方向延伸；在所述晶体管阵列的各所述柱状沟道的所述延伸方向的两端分别形成晶体管的源极和漏极。通过本技术实施例提供了一种半导体器件及其制造方法，该制造方法形成的晶体管阵列的源极和漏极分别位于柱状沟道延伸方向的两端，而所述延伸方向垂直于晶圆表面，并且栅极位于所述柱状沟道的一侧壁，如此，极大地缩小了晶体管阵列的面积，提高了器件的存储密度。且进一步地，相邻柱状沟道之间还形成有金属层，该金属层在能够屏蔽字线对相邻柱状沟道产生的干扰。
141.应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本技术的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
142.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。