电压产生器、电路、芯片及电子装置的制作方法

1.本技术涉及一种电路，特别是涉及一种电压产生器、包含电压产生器的电路、芯片及电子装置。


背景技术：

2.随着电子电路对于功耗及速度的要求越来越高，因为制程或操作环境所导致组件特性的变异也开始对电子装置的设计及性能产生较显着的影响。以逐次逼近寄存器型(successive-approximation register，sar)模拟数字转换器为例，逐次逼近型模拟数字转换器在进行转换时，会对欲转换的输入电压进行采样，并与电容阵列中所提供的多个参考电压进行比较以判别出与输入电压最接近的数字电压。由于电容阵列需要一定的时间进行参考电压的转换及重置，因此逐次逼近型模拟数字转换器会利用逻辑电路来控制比较器进行比较的时机点，以确保比较结果正确。然而，逻辑电路中用以产生时间延迟的组件可能因为制程或操作环境而导致电气特性偏移，使得不同模拟数字转换器中的逻辑电路会产生不同延迟时间的控制信号。也就是说，如何避免或减少电路因为操作条件及/或工艺角不同而导致性能差异过大甚至产生错误，已成为有待解决的问题。


技术实现要素：

3.本技术的目的之一在于公开一种电压产生器、电路、芯片及电子装置，来解决上述问题。
4.本技术的一实施例提供一种电压产生器。所述电压产生器设置于电路中。所述电压产生器用以监控所述电路中至少一晶体管以对应产生电源电压。所述电压产生器包括偏置电路及参考加权电路。所述偏置电路包括第一偏压单元及第二偏压单元。所述第一偏压单元用以依据第一偏置电流产生第一偏置电压。所述第二偏压单元包括第一监控晶体管，所述第二偏压单元用以依据第二偏置电流及所述第一监控晶体管的栅源电压产生第二偏置电压。所述参考加权电路用以依据至少所述第一偏置电压及所述第二偏置电压产生所述电源电压。其中所述第一偏置电流及所述第二偏置电流是正温度系数电流，所述电路中的所述至少一晶体管包括第一晶体管，及所述第一监控晶体管与所述第一晶体管为相同类型的晶体管。
5.本技术的另一实施例提供一种电路，所述电路用以将模拟信号转换成数字信号，所述电路包括电容阵列、比较器、逻辑电路及前述的电压产生器。所述电容阵列用以对输入电压及基准电压进行采样。所述比较器用以比较所述电容阵列所采样的电压。所述逻辑电路用以产生多个控制信号以控制所述电容阵列的采样操作及所述比较器的比较操作，所述逻辑电路包括至少一反相器，用以提供产生所述多个控制信号所需的时间延迟。所述电压产生器用以提供所述电源电压至所述至少一反相器。其中所述电路中的所述至少一晶体管是所述至少一反相器中的至少一晶体管。
6.本技术的另一实施例提供一种芯片，所述芯片包括基底、复数个焊垫及所述模拟
数字转换器。所述多个焊垫设置于所述基底。所述电路设置于所述基底，及耦接至所述多个焊垫。
7.本技术的另一实施例提供一种电子装置，所述电子装置包括传感器及所述芯片。所述芯片用以将所述传感器所产生的所述模拟信号转换成所述数字信号。
8.本技术的实施例所提供的电压产生器、电路、芯片及电子装置可以监控特定晶体管的操作条件及工艺角并具以产生对应的电源电压，从而避免或减少电子装置因为组件操作条件不同而导致性能差异过大甚至产生错误。
附图说明
9.图1是本技术一实施例的电路的示意图。
10.图2是图1的逻辑电路的示意图。
11.图3是图1的反相器的示意图。
12.图4是图1的电压产生器的电流示意图。
13.图5是本技术另一实施例的电压产生器的示意图。
14.图6是图5的带隙基准电路的示意图。
15.图7是本技术另一实施例的电路的示意图。
16.图8是本技术一实施例的芯片的示意图。
具体实施方式
17.以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文该之元件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中该的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的元件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用元件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
18.虽然用以界定本技术较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10％、5％、1％或0.5％之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本技术所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比(例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者)均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处该的数值范围皆包括端点。
19.图1是本技术一实施例的电路100的示意图。在本实施例中，电路100可例如是逐次
逼近型的模拟数字转换器，并可用以将模拟信号转换成数字信号，然而本技术并不以此为限。在本实施例中，电路100可以例如设置在芯片中。图8是本技术一实施例的芯片c1的示意图，芯片c1可包括基底s1、多个焊垫bp以及电路100，电路100可设置在基底s1，且焊垫bp也可设置于基底s1，电路100可通过打线耦接至和电bp以与外部的组件相接。在图8中，焊垫bp及电路100可设置在基底s1的同一侧，然而本技术并不以此为限，在有些其他实施例中，电路100也可通过基底s1中的重分配层耦接至设置在基底s1另一侧的焊垫bp。在有些实施例中，芯片c1可应用在有模拟数字转换需求的电子装置中，并可将电子装置中的传感器所产生的模拟信号转换成数字信号。
20.电路100可包括电容阵列110、比较器120、逻辑电路130及电压产生器140。电容阵列110可用以对输入电压vi及基准电压vref进行采样，比较器120可用以比较电容阵列110所采样的电压，而逻辑电路130可用以产生控制信号sig
cdac
、sig
cmp
以控制电容阵列110的采样操作及比较器120的比较操作。
21.举例来说，若电路100的精度为n个比特，则电容阵列110会先提供最大有效比特(most significant bit，msb)为逻辑1时所对应的电压，并在比较器120进行比较之后，判别次输入电压vi是大于或小于最大有效比特所对应的电压，而依据判别结果，电容阵列110可对应提供次大有效比特为逻辑1时所对应的电压，再通过比较器120进行比较，并依此类推，就能判别出输入电压vi所对应的数字电压。
22.由于电容阵列110在每次比较器120进行比较操作前都需要一段时间让电压转换趋于稳定，因此逻辑电路130会通过可产生时间延迟的组件来设定控制信号sig
cdac
及sig
cmp
的时序，以确保电容阵列110及比较器120的操作能够相配合。在本实施例中，逻辑电路130可包括多个反相器以提供产生控制信号sig
cdac
及sig
cmp
所需的时间延迟。
23.图2是本技术一实施例的逻辑电路130的示意图，逻辑电路130可包括多个串接的反相器1321至132n及互斥或(xor)闸134。互斥或闸134可接收输入信号sig
di1
及sig
di2
，并可对应产生起始信号sig
init
。在有些实施例中，输入信号sig
di1
及sig
di2
可由电路100中的控制器(未在图上绘出)产生，并可通过互斥或闸134及反相器1321至132n产生电路100所需的时钟信号sig
clk
。反相器1321可接收起始信号sig
init
，并可将起始信号sig
init
反相后产生反相信号sig
inb1
，并将反相信号sig
inb1
输出至反相器1322；反相器1322可接收反相器1321所输出的反相信号sig
inb1
，并可将该反相信号sig
inb1
再次反相以产生反相信号sig
inb2
，并将反相信号sig
inb2
输出至反相器1323，并依此类推。由于每一个反相器1321至132n需要一段时间才能将接收到的信号反相并输出，因此通过串接多个反相器，就能让使起始信号sig
init
产生对应的时间延迟。
24.在图2的实施例中，每一个反相器1321至132n的输出端可耦接至一输出开关1361至136n，在此情况下，逻辑电路130可以通过导通输出开关1361至136n中的其中一者，以将该开关所对应的反相器所输出的反相信号作为时钟讯号sig
clk
，并利用该时钟讯号sig
clk
来控制逻辑电路130中的其他电路，例如正反器138，以使逻辑电路130所输出的控制信号sig
cdac
及sig
cmp
能够符合系统所需的时序。举例来说，当开关1362被导通，而其他开关1361及1363至136n被截止时，反相器1322所产生的反相信号sig
inb2
便将作为时钟讯号sig
clk
。
25.在本实施例中，反相器1321至132n可具有相同的结构。图3是本技术一实施例的逻辑电路130的反相器1321的示意图。如图3所示，反相器1321可包括p型晶体管p1及n型晶体
管n1，p型晶体管p1具有第一端、第二端及控制端，p型晶体管p1的第一端可耦接至电源电压vdd，p型晶体管p1的第二端可耦接至反相器1321的输出端out，而p型晶体管p1的控制端可耦接至反相器1321的输入端in。n型晶体管n1具有第一端、第二端及控制端，n型晶体管n1的第一端可耦接至p型晶体管p1的第二端，n型晶体管n1的第二端可耦接至地电压gnd，而n型晶体管n1的控制端可耦接至反相器1321的输入端in。
26.受到制程，例如不同的工艺角，及操作条件，例如不同的温度的影响，反相器1321中的p型晶体管p1及n型晶体管n1也可能有不同的特性，导致电路100中逻辑电路130的反相器1321所提供的时间延迟可能有所差异。举例来说，若反相器1321中的p型晶体管p1及n型晶体管n1在制程中是处在高速p型晶体管及高速n型晶体管(fast-nmos fast-pmos，ff)工艺角，则p型晶体管p1及n型晶体管n1将具有较高导通速度及截止速度的特性。相对的，若反相器1321中的p型晶体管p1及n型晶体管n1在制程中是处在低速p型晶体管及低速n型晶体管(slow-nmos slow-pmos，ss)工艺角，则p型晶体管p1及n型晶体管n1将具有较低导通速度及截止速度的特性。
27.此外，当电路100操作在不同的温度条件时，逻辑电路130的反相器1321内部的晶体管也可能会有不同的反应速度。举例来说，当电路100的温度提高时，反相器1321中的p型晶体管p1及n型晶体管n1反应速度会降低，而当电路100的温度降低时，反相器1321中的p型晶体管p1及n型晶体管n1反应速度会提升。在较为极端的情况下，处在ff工艺角且操作在低温条件下的逻辑电路130的反相器1321至132n将具有较高的反应速度，而处在ss工艺角且操作在高温条件下的逻辑电路130的反相器1321至132n将具有较低的反应速度，且两者所产生的时间延迟甚至可差到一倍之多。
28.在此情况下，就可能因为逻辑电路130内部晶体管所在的工艺角或操作条件(例如温度)不同，导致逻辑电路130控制比较器120进行比较的时机点不同，而造成模拟数字转换器的操作出现错误。举例来说，若比较器120在电容阵列110的电压转换尚未稳定时就进行比较操作，就可能会导致电路100的判别结果错误。为了减少此问题发生，电路100可通过电压产生器140来监控逻辑电路130中反相器1321的操作状态，并对应地产生电源电压vdd至反相器1321。举例来说，在p型晶体管p1及n型晶体管n1在制程中是处在ff工艺角的情况下，电压产生器140可提供较低的电源电压vdd，以降低p型晶体管p1及n型晶体管n1的反应速度，而在操作温度变低时，电压产生器140也可调降电源电压vdd，以降低p型晶体管p1及n型晶体管n1的反应速度。反之，在p型晶体管p1及n型晶体管n1在制程中是处在ss工艺角的情况下，电压产生器140可提供较高的电源电压vdd，以提升p型晶体管p1及n型晶体管n1的反应速度，而在操作温度变高时，电压产生器140也可提高电源电压vdd，以提升p型晶体管p1及n型晶体管n1的反应速度。如此一来，就可以减少不同的逻辑电路130因操作条件，例如温度，及工艺角不同，而彼此间有明显不同的反应速度。
29.图4是本技术一实施例的电压产生器100的示意图。电压产生器140包括偏置电路142、参考加权电路144及缓冲电路146。在本实施例中，偏置电路142可包括第一偏压单元1422、第二偏压单元1424及第三偏压单元1426。第一偏压单元1422可依据第一偏置电流ip1产生第一偏置电压vb1，第二偏压单元1424可包括第一监控晶体管mm1，并可依据第二偏置电流ip2及第一监控晶体管mm1的栅源电压产生第二偏置电压vb2。第三偏压单元1426可包括第二监控晶体管mm2，并可依据第三偏置电流ip3及第二监控晶体管mm2的栅源电压产生
第三偏置电压vb3。
30.在本实施例中，第一偏置电流ip1、第二偏置电流ip2及第三偏置电流ip3是正温度系数电流，也就是说，第一偏置电流ip1、第二偏置电流ip2及第三偏置电流ip3会随着电压产生器100所在的环境温度变化而产生同向的变化。例如，当环境温度上升时，第一偏置电流ip1、第二偏置电流ip2及第三偏置电流ip3也会对应上升；当环境温度下降时，第一偏置电流ip1、第二偏置电流ip2及第三偏置电流ip3也会对应下降。在有些实施例中，第一偏置电流ip1、第二偏置电流ip2及第三偏置电流ip3可由习知的作法，例如利用带隙基准电路产生。
31.此外，第一监控晶体管mm1及第二监控晶体管mm2可与逻辑电路130中所欲监控的晶体管为相同类型的晶体管，例如同为p型金氧半场效晶体管，或同为n型金氧半场效晶体管。在有些实施例中，第一监控晶体管mm1及第二监控晶体管mm2可与逻辑电路130中所欲监控的晶体管还可具有相同的信道宽长比，或具有完全相同的规格，也就是说，第一监控晶体管mm1及第二监控晶体管mm2可与所欲监控的晶体管具有相同的类型、宽长比、尺寸及各种物理电气特性参数。在本实施例中，电压产生器100主要监控的对象是逻辑电路130中用以提供时间延迟的反相器1321至132n，因此第一监控晶体管mm1及第二监控晶体管mm2可例如分别与反相器1321中的n型晶体管n1及p型晶体管p1具有相同的规格。举例来说，用以监控n型晶体管n1的第一监控晶体管mm1可以是n型晶体管，且其信道宽长比与n型晶体管n1的信道宽长比相同；而用以监控p型晶体管p1的第二监控晶体管mm2可以是p型晶体管，且其信道宽长比与p型晶体管p1的信道宽长比相同。在本技术中，第一监控晶体管mm1及第二监控晶体管mm2虽然因为其可用来监控或模拟n型晶体管n1及p型晶体管p1的操作条件及工艺角，而被称作监控晶体管，然而其构造与一般的晶体管并无差异。
32.在此情况下，由于第一监控晶体管mm1与反相器1321中的n型晶体管n1具有相同的规格，且是在相同制程中形成而可处在相同的工艺角，因此第一监控晶体管mm1与n型晶体管n1可具有相似的电气特性。相同地，第二监控晶体管mm2与p型晶体管p1也可具有相似的电气特性。在此情况下，第二偏压单元1424所产生的第二偏压vb2便会与n型晶体管n1的电气特性相关，而第三偏压单元1426所产生的第三偏压vb3便会与p型晶体管p1的电气特性相关，而参考加权电路144可依据第一偏置电压vb1、第二偏置电压vb2及第三偏置电压vb3的产生电源电压vdd。
33.如图4所示，第一偏压单元1422可包括第一偏置晶体管mb1及第一电阻r1。第一偏置晶体管mb1具有第一端、第二端及控制端，第一偏置晶体管mb1的第一端可接收第一偏置电流ip1，第一偏置晶体管mb1的控制端可耦接于第一偏置晶体管mb1的第一端并可提供第一偏置电压vb1。第一电阻r1具有第一端及第二端，第一电阻r1的第一端耦接于第一偏置晶体管mb1的第二端，而第一电阻r1的第二端可耦接于地电压gnd。在本实施例中，第一偏置晶体管mb1可为n型晶体管，而第一偏置电压vb1可如式(1)表示。
34.vb1＝v
gsb1
ip1
×
r1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
式(1)
35.在式(1)中，v
gsb1
是第一偏置晶体管mb1的栅源电压，而如式(1)所示，第一偏置电压vb1会与第一偏置电流ip1呈正相关，且由于第一偏置电流ip1是正温度系数电流，因此，当环境的温度产生变化时，第一偏置电压vb1也会对应产生同向的变化。
36.第二偏压单元1424包括第一偏置晶体管mb2、第一监控晶体管mm1及第二电阻r2。
第一偏置晶体管mb2具有第一端、第二端及控制端，第二偏置晶体管mb2的第一端可接收第二偏置电流ip2，第二偏置晶体管mb2的控制端可耦接于第二偏置晶体管mb2的第一端并可提供第二偏置电压vb2。第一监控晶体管mm1具有第一端、第二端及控制端，第一监控晶体管mm1的第一端耦接于第二偏置晶体管mb2的所端，而第一监控晶体管mm1的控制端耦接于第一监控晶体管mm1的第一端。第二电阻r2具有第一端及第二端，第二电阻r2的第一端耦接于第一监控晶体管mm1的第二端，而第二电阻r2的第二端可耦接于地电压gnd。在本实施例中，第二偏置晶体管mb2可为n型晶体管，而第二偏置电压vb2可如式(2)表示
37.vb2＝v
gsb2
v
gsm1
ip2
×
r2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
式(2)
38.在式(2)中，v
gsb2
是第二偏置晶体管mb2的栅源电压，v
gsm1
是第一监控晶体管mm1的栅源电压，而如式(2)所示，第二偏置电压vb2与第一监控晶体管mm1的栅源电压以及第二偏置电流ip2呈正相关。由于第一监控晶体管mm1的栅源电压与其制程所在的工艺角相关，因此第二偏置电压vb2也会与第一监控晶体管mm1所在工艺角有关。举例来说，若第一监控晶体管mm1是处在高速(fast nmos)工艺角，则第一监控晶体管mm1将具有较小的栅源电压，也因此第二偏置电压vb2将较小。在此情况下，电压产生器140将可以依据第二偏置电压vb2产生较小的电源电压vdd至反相器1321，从而降低处在高速(fast nmos)工艺角的n型晶体管n1的反应速度。反之，若第一监控晶体管mm1是处在低速(slow nmos)工艺角，则第一监控晶体管mm1将具有较大的栅源电压，也因此第二偏置电压vb2将较大。在此情况下，电压产生器140将可以依据第二偏置电压vb2产生较大的电源电压vdd至反相器1321，从而提升处在低速(slow nmos)工艺角的n型晶体管n1的反应速度。
39.第三偏压单元1426包括第三偏置晶体管mb3、第二监控晶体管mm2及第三电阻r3。第三偏置晶体管mb3具有第一端、第二端及控制端，第三偏置晶体管mb3的第一端可接收第三偏置电流ip3，第三偏置晶体管mb3的控制端可耦接于第三偏置晶体管mb3的第一端并可提供第三偏置电压vb3。第二监控晶体管mm2具有第一端、第二端及控制端，第二监控晶体管mm2的第一端耦接于第三偏置晶体管mb3的第二端，而第二监控晶体管mm2的控制端可耦接于第二监控晶体管mm2的第二端。第三电阻r3具有第一端及第二端，第三电阻r3的第二端耦接于地电压gnd，而第三电阻r3的第一端可耦接于第二监控晶体管mm2的第二端。在本实施例中，第三偏置晶体管mb3可为n型晶体管，而第三偏置电压vb3可如式(3)表示
40.vb3＝v
gsb3
v
gsm2
ip3
×
r3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
式(3)
41.在式(3)中，v
gsb3
是第三偏置晶体管mb3的栅源电压，v
gsm2
是第二监控晶体管mm2的栅源电压，而如式(3)所示，第三偏置电压vb3与第二监控晶体管mm2的栅源电压以及第三偏置电流ip3呈正相关。由于第二监控晶体管mm2的栅源电压与其制程所在的工艺角相关，因此第三偏置电压vb3也会与第二监控晶体管mm2所在工艺角有关。举例来说，若第二监控晶体管mm2是处在高速(fast pmos)工艺角，则第二监控晶体管mm2将具有较小的栅源电压，也因此第三偏置电压vb3将较小。在此情况下，电压产生器140将可以依据第三偏置电压vb3产生较小的电源电压vdd至反相器1321，从而降低处在高速(fast pmos)工艺角的p型晶体管p1的反应速度。反之，若第二监控晶体管mm2是处在低速(slow pmos)工艺角，则第二监控晶体管mm2将具有较大的栅源电压，也因此第三偏置电压vb3将较大。在此情况下，电压产生器140将可以依据第三偏置电压vb3产生较大的电源电压vdd至反相器1321，从而提升处在低速(slowpmos)工艺角的p型晶体管p1的反应速度。
42.参考加权电路144包括第四偏置晶体管mb4、第五偏置晶体管mb5、第一加权晶体管mw1、第二加权晶体管mw2、第三加权晶体管mw3、第四电阻r4及第五电阻r5。在本实施例中，第四偏置晶体管mb4及第五偏置晶体管mb5都是p型晶体管，而第一加权晶体管mw1、第二加权晶体管mw2及第三加权晶体管mw3皆是n型晶体管。
43.第四偏置晶体管mb4具有第一端、第二端及控制端，第四偏置晶体管mb4的第一端可接收电压产生器140的供应电压vs，第四偏置晶体管mb4的控制端可耦接于第四偏置晶体管mb4的第二端。第一加权晶体管mw1具有第一端、第二端及控制端，所述第一加权晶体管mw1的第一端耦接于第四偏置晶体管mb4的第二端，而第一加权晶体管mw1的控制端可接收第一偏置电压vb1。第二加权晶体管mw2具有第一端、第二端及控制端，第二加权晶体管mw2的第一端可耦接于第四偏置晶体管mb4的第二端，而第二加权晶体管mw2的控制端可接收第二偏置电压vb2。第三加权晶体管mw3具有第一端、第二端及控制端，第三加权晶体管mw3的第一端耦接于第四偏置晶体管mb4的第二端，而第三加权晶体管mw3的控制端可接收第三偏置电压vb3。第四电阻r4具有第一端及第二端，第四电阻r4的第一端耦接于第一加权晶体管mw1的第二端、第二加权晶体管mw2的第二端及第三加权晶体管mw3的第二端，而第四电阻r4的第二端耦接于地电压gnd。
44.第五偏置晶体管mb5具有第一端、第二端及控制端，第五偏置晶体管mb5的第一端可接收供应电压vs，第五偏置晶体管mb5的控制端可耦接于第四偏置晶体管mb4的控制端，而第五偏置晶体管mb5的第二端可产生电源电压vdd。第五电阻r5具有第一端及第二端，第五电阻r5的第一端可耦接于第五偏置晶体管mb5的第二端，而第五电阻r5的第二端可耦接于地电压gnd。
45.在本实施例中，由于第一加权晶体管mw1、第二加权晶体管mw2及第三加权晶体管mw3的控制端可分别接收第一偏置电压vb1、第二偏置电压vb2及第三偏置电压vb3，且第一加权晶体管mw1、第二加权晶体管mw2及第三加权晶体管mw3的第二端可互相耦接，因此流经第一加权晶体管mw1、第二加权晶体管mw2及第三加权晶体管mw3的电流总和将等于流经第四电阻r4的电流，从而可以推导出节点电压vm与第一偏置电压vb1、第二偏置电压vb2及第三偏置电压vb3的关系。然而，由于完整关系式的推导过程较为复杂，且结果包括较多影响较小的项次，因此在本实施例中，是将影响程度较低的项次忽略后，以较为精简的式(4)表示节点电压vm。
46.vm＝a1×
(ip1
×
r1) a2×
(v
gsm1
ip2
×
r2) a3×
(v
gsm2
ip3
×
r3)
ꢀꢀꢀꢀ
式(4)
47.在式(4)中，a1、a2及a3是权重值，其大小会与加权晶体管mw1、mw2及mw3的通道宽长比有关，并可经由计算推估得出。举例来说，信道宽长比较大的加权晶体管，其所对应的权重值也较大。
48.由于在式(4)中，(ip1
×
r1)与第一偏置电压vb1相关(如式(1)所示)，(v
gsm1
ip2
×
r2)与第二偏置电压vb2相关(如式(2)所示)，且(v
gsm2
ip3
×
r3)与第三偏置电压vb3相关(如式(3)所示)，因此vm可视为第一偏置电压vb1、第二偏置电压vb2及第三偏置电压vb3的加权总合。
49.此外，在本实施例中，第四偏置晶体管mb4将产生与加权晶体管mw1、mw2及mw3的总电流相同的电流。由于第四偏置晶体管mb4及第五偏置晶体管mb5可形成电流镜结构，因此第五偏置晶体管mb5可通过第四偏置晶体管mb4复制该电流，从而在第五电阻r5上产生电源
电压vdd，其中电源电压vdd可通过式(5)表示。
[0050][0051]
如式(5)所示，电源电压vdd与电压vm可具有一固定的比例关系。在此情况下，电源电压vdd及电压vm同样会与偏置电流ip1、ip2及ip3以及第一监控晶体管mm1及第二监控晶体管mm2的特性有关。举例来说，当环境温度升高时，偏置电流ip1、ip2及ip3也会升高，此时电源电压vdd也会升高，如此一来，反相器1321也可接收到较高的电源电压vdd，从而提高反相器1321的反应速度，使得反相器1321因为温度升高而导致反应速度降低的状况能够获得补偿。
[0052]
再者，由于处在ff工艺角的晶体管的栅源电压会小于处在ss工艺角的晶体管的栅源电压，因此若反相器1321中的p型晶体管p1及n型晶体管n1是处在ff工艺角，则p型晶体管p1及n型晶体管n1的栅源电压将较小，此时电源电压vdd也将较低，从而降低反相器1321的反应速度，使得反相器1321因为处在ff工艺角而导致反应速度较高的状况能够获得补偿。反之，若反相器1321中的p型晶体管p1及n型晶体管n1是处在ss工艺角，则p型晶体管p1及n型晶体管n1的栅源电压将较大，此时电源电压vdd也将较高，从而提升反相器1321的反应速度，使得反相器1321因为处在ss工艺角而导致反应速度较低的状况能够获得补偿。
[0053]
由于电压产生器140可以依据反相器1321中晶体管p1及n1所在的工艺角及操作条件，例如温度，而产生对应的电源电压vdd，并可通过电源电压vdd对晶体管p1及n1的反应速度进行补偿，因此可以缩小不同电路100因为操作条件或工艺角不同，而造成其中反相器1321反应速度的差异，使得不同电路100的反相器能够提供较为接近的时间延迟。
[0054]
此外，如同式(4)及式(5)所示，设计者可通过调整权重值a1、a2及a3以及电阻r4与r5的比例来将电源电压vdd设定在适当的电压值范围。举例来说，a1可例如为0.7，a2可例如为0.15，而a3可例如为0.15。然而，在有些其他实施例中，设计者也可以依据实际的需求，调整a1、a2及a3的数值及/或调整第四电阻与第五电阻r5的比例来输出具有适当补偿效果的电源电压vdd，也可从而避免过度补偿的情况。此外，在本实施例中，缓冲电路146可以是单位增益(unity gain)缓冲器，并可用以降低电压产生器140输出电源电压vdd时的输出阻抗，从而提升电压产生器140的驱动力。如图4所示，缓冲电路146可包括运算放大器op1，运算放大器op1具有正输入端、负输入端及输出端，运算放大器op1的正输入端可接收电源电压vdd，运算放大器op1的负输入端可耦接于运算放大器op1的输出端，而运算放大器op1的输出端可输出电源电压vdd。
[0055]
由于电压产生器140可以依据所在环境的温度以及监控晶体管mm1及mm2的制程工艺角来对应产生电源电压vdd，因此可以当反相器1321中的p型晶体管p1及n型晶体管因为所处环境有所变化，或者因为处在特定的工艺角，而有高于或低于预期的反应速度时，便可通过电源电压vdd来进行补偿，使得不同模拟数字转换器中的反相器1321能够提供较为相近的延迟时间，以利整体系统时序的设计，也可以避免为满足最差情况而使用高驱动力电源却导致功耗过高的问题。
[0056]
在本技术中，加权晶体管mw1、mw2及mw3虽然因为其可用来对偏置电压vb1、vb2及vb3进行加权总合而被称作加权晶体管，然而其构造与一般的晶体管并无差异。相似地，偏置晶体管mb1、mb2、mb3、mb4及mb5虽然因为其可用来提供偏置电压而被称作偏置晶体管，然
而其构造与一般的晶体管并无差异。
[0057]
图5是本技术另一实施例的电压产生器240的示意图。电压产生器240与电压产生器140具有相似的结构并可依据相似的原理操作，然而电压产生器240与电压产生器140的主要差别在于电压产生器240的偏置电路242还可包括带隙基准电路2428，带隙基准电路2428可产生正温度系数的电流，并通过镜像电路结构产生第一偏置电流ip1、第二偏置电流ip2及第三偏置电流ip3至偏压电路1422、1424及1426。
[0058]
图6是本技术一实施例的带隙基准电路2428的示意图。在图6中，带隙基准电路2428包括三极管q1、q2、晶体管m1、m2、m3、m4、m5以及电阻r0。在本实施例中，晶体管m1与晶体管m2具有相同的尺寸。晶体管m1的第一端及晶体管m2的第一端可接收电压产生器240的供应电压vs，且晶体管m1的控制端可耦接至晶体管m2的控制端。此外，晶体管m1的第二端及晶体管m2的第二端可分别耦接至运算放大器op2的两个输入端。在此情况下，由于运算放大器op2的两个输入端为虚短路(virtual short)，因此晶体管m1的第二端电压与晶体管m2的第二端电压应相同。也就是说，在图6中，晶体管m1的各端点与晶体管m2的各端点都会接收到相同的电压，因此两者也将流经相同大小的电流ip0。在此情况下，三极管q1及q2的基极发射极电压vbe
q1
及vbe
q2
的关系可如式(6)表示。
[0059]
vbe
q1
＝vbe
q2
ip0
×
r0
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
式(6)
[0060]
而依据三极管的特性，三极管的基极发射极电压vbe可例如式(7)表示。
[0061][0062]
其中，v
t
是三极管的热电压，热电压为波兹曼常数k与绝对温度t的乘积除以电荷电量q，ic为三极管的集极电流，而is为三极管的饱和电流。此外，在本实施例中，三极管q2的尺寸是三极管q1的m倍，因此三极管q2的集极电流ip0会是三极管q1的集极电流的m倍。在此情况下，依据式(7)可改写式(6)得出式(8)以表示三极管q2的电流ip0。
[0063][0064]
依据式(8)即可得知，带隙基准电路2428所产生的电流ip0会与温度t呈正相关。再者，如图6所示，晶体管m3、m4与m5可与晶体管m2形成电流镜的结构，因此晶体管m3、m4与m5可复制电流ip0以产生与电流ip0同步变化的偏置电流ip1、ip2及ip3。如此一来，带隙基准电路2428就可以产生正温度系数的偏置电流ip1、ip2及ip3。
[0065]
此外，在电压产生器240中第一电阻r1、第四电阻r4及第五电阻r5可包括可调式电阻，如此一来，就可以通过调整第一电阻r1、第四电阻r4及第五电阻r5的阻值来调整电压vm及电源电压vdd，以符合系统的需求。举例来说，第一电阻r1的控制端、第四电阻r4的控制端及第五电阻r5的控制端可分别接收阻值调整信号sig
ra1
、sig
ra4
及sig
ra5
，并依据阻值调整信号sig
ra1
、sig
ra4
及sig
ra5
而提供对应的电阻值。
[0066]
然而，在有些实施例中，也可依据需求而选择使第一电阻r1、第四电阻r4及第五电阻r5中的一者或两者具有可调式电阻，而使剩余的电阻为固定电阻。
[0067]
再者，虽然电压产生器240与电压产生器140可以应用在电路100中，并可用以对反
相器1321中的晶体管进行监控，然而在有些其他实施例中，电压产生器240与电压产生器140也可以应用在其他的电路中，并可用以监控特定的晶体管以产生电源电压vdd。也就是说，电压产生器240与电压产生器140可能依据所欲监控的晶体管而设置更多的偏压单元，并使该些偏压单元包括与所欲监控的晶体管具有相同规格的监控晶体管，或者，电压产生器240与电压产生器140也可能仅用以监控单一晶体管，此时便可能将偏压单元1424或1426省略。
[0068]
图7是本技术另一实施例的电路300的示意图。电路300与电路100可具有相似的结构并可依据相似的原理操作，然而电路300中的电压产生器340还可将电源电压vdd提供至比较器320，其中电压产生器340可例如与电压产生器140或240具有相同的结构。在本实施例中，由于比较器320与逻辑电路130可以设置在相同的芯片并在相同制程中制作，因此比较器320及逻辑电路130中的晶体管也可能处在相同的工艺角。在此情况下，电压产生器340所产生的电源电压vdd也可以提供至比较器320，使得比较器320的电气特性能够获得补偿，从而减少比较器320的延时变化范围。
[0069]
综上所述，本技术的电压产生器、电路、芯片及电子装置可以依据所欲监控的晶体管的操作条件及工艺角调整电源电压，因此可以减少电路因为操作条件或工艺角不同所导致的性能变异范围，从而可以简化整体电路设计并减少不必要的功耗。
[0070]
上文的叙述简要地提出了本技术某些实施例之特征，而使得本技术所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本技术所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容作为基础，来设计或更动其他工艺与结构，以实现与此处该之实施方式相同的目的和/或达到相同的优点。本技术所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本揭示内容之精神与范围，且其可进行各种变更、替代与更动，而不会悖离本揭示内容之精神与范围。