半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，具体涉及一种半导体结构及其形成方法。


背景技术：

2.sic沟槽mosfet(金属氧化物半导体场效应晶体管，metal-oxide-semiconductor field-effect transistor)通常需要工作在较高的工作电压下，使得栅介质层经常处于高电场的应用环境下，从而大大增加了栅介质层失效的概率。
3.虽然增加栅介质层的厚度可以显著提高栅介质层的可靠性，但如果将沟槽内的整个栅介质层加厚，会大大增加沟道的导通电阻，导致器件的导通电阻明显升高，从而使得器件性能降低。
4.为了兼顾器件的电参数性能与可靠性，现有技术中，通常只能选择折衷的栅介质层厚度来进行两者的平衡。
5.现有的sic沟槽mosfet的性能还有待进一步提高。


技术实现要素：

6.鉴于此，本技术提供一种半导体结构及其形成方法，以提高现有的半导体结构的性能。
7.本技术提供的一种半导体结构的形成方法，包括：提供基底，在所述基底内形成具有第一深度的第一沟槽；在所述第一沟槽的侧壁表面形成牺牲层；沿形成有所述牺牲层的所述第一沟槽刻蚀所述基底，形成位于所述第一沟槽下方的第二沟槽；在所述第二沟槽的内壁形成隔离层；去除所述牺牲层，暴露出所述第一沟槽的侧壁；在所述第一沟槽的侧壁表面形成栅介质层。
8.可选的，所述栅介质层的厚度小于所述隔离层的厚度。
9.可选的，所述牺牲层和所述隔离层采用不同的材料。
10.可选的，所述牺牲层和所述第二沟槽的形成方法包括：在所述第一沟槽的底部和侧壁表面形成牺牲材料层；刻蚀位于所述第一沟槽底部的牺牲材料层至暴露所述第一沟槽的底部的基底，形成位于所述第一沟槽侧壁的牺牲层；沿所述第一沟槽继续刻蚀所述基底，形成所述第二沟槽。
11.可选的，所述第一沟槽的宽度大于所述第二沟槽的宽度。
12.可选的，所述栅介质层的形成方法包括：对所述第一沟槽的侧壁进行热氧化处理，形成热氧化层作为所述栅介质层；和/或，所述隔离层的形成方法包括：对所述第二沟槽的内壁进行热氧化处理，形成所述隔离层。
13.可选的，采用沉积工艺在所述第一沟槽的侧壁表面形成沉积层作为所述栅介质层；和/或，所述栅介质层还覆盖所述第二沟槽内的隔离层的表面。
14.可选的，所述基底表面处形成有掺杂阱，和形成于所述掺杂阱内的源极掺杂区，所述第一沟槽贯穿所述源极掺杂区。
15.可选的，所述栅介质层的底部低于所述源极掺杂区的底部。
16.本技术还提供一种半导体结构，包括:基底；位于所述基底内的沟槽，所述沟槽包括贯通的第一沟槽和第二沟槽，所述第二沟槽位于所述第一沟槽底部；覆盖所述第二沟槽内壁表面的隔离层；覆盖所述第一沟槽侧壁的栅介质层；填充于所述沟槽内的栅极，以及位于所述栅极两侧的基底内的源极。
17.可选的，所述栅介质层的厚度小于所述隔离层的厚度。
18.可选的，所述栅介质层为热氧化层；和/或，所述栅介质层为沉积层。
19.可选的，所述栅介质层的底部低于所述源极的底部。
20.可选的，所述基底表面处形成有掺杂阱，所述源极位于所述掺杂阱内。
21.可选的，所述栅极包括：位于所述第一沟槽内的第一栅极部和位于所述第二沟槽内的第二栅极部，所述第二栅极部在基底表面的投影位于所述第一栅极部在基底表面的投影区域内。
22.本技术还提供一种半导体结构，采用上述任一项所述的形成方法所形成。
23.上述半导体结构的形成方法，通过牺牲层占据待形成的栅介质层的位置，而后在第二沟槽内壁表面形成隔离层；随后去除牺牲层后，在第一沟槽侧壁表面形成栅介质层。该形成方法中，栅介质层和隔离层单独分别形成，可以分别调整两者的厚度，由此可以根据具体要求，分别形成要求厚度的栅介质层和隔离层，具有更强的灵活性。对于沟槽型晶体管，可以形成更薄的栅介质层，以及更厚的隔离层，以提高器件的性能。
附图说明
24.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1是本技术一实施例的半导体结构的形成方法的流程示意图；
26.图2至图12是本技术一实施例的半导体的形成过程的剖面结构示意图。
具体实施方式
27.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
28.请参考图1，为本发明一实施例的半导体结构的形成方法的流程示意图。
29.该实施例中，所述半导体结构的形成方法包括如下步骤：
30.步骤s101:提供基底，在所述基底内形成具有第一深度的第一沟槽。
31.步骤s102:在所述第一沟槽的侧壁表面形成牺牲层。
32.步骤s103：沿形成有所述牺牲层的所述第一沟槽刻蚀所述基底，形成位于所述第一沟槽下方的第二沟槽。
33.步骤s104：在所述第二沟槽的内壁表面形成隔离层。
34.步骤s105:去除所述牺牲层，暴露出所述第一沟槽的侧壁。
35.步骤s106:在所述第一沟槽的侧壁表面形成栅介质层。
36.上述半导体结构的形成方法，通过牺牲层占据待形成的栅介质层的位置，而后在第二沟槽内壁表面形成隔离层；随后去除牺牲层后，在第一沟槽侧壁表面形成栅介质层。该形成方法中，栅介质层和隔离层单独分别形成，可以分别调整两者的厚度，由此可以根据具体要求，形成要求厚度的栅介质层和隔离层，具有更强的灵活性。对于沟槽型晶体管，可以形成更薄的栅介质层，以及更厚的隔离层，以提高器件的性能。
37.请参考图2至图12，为本发明一实施例的半导体结构的形成过程的结构示意图。
38.请参考图2，提供基底100。
39.所述基底100为半导体基底。该实施例中，所述基底100包括半导体衬底101和形成于所述半导体衬底101表面的外延层102。
40.该实施例中，所述半导体衬底101为sic衬底，所述外延层102为sic外延层。
41.在其他实施例中，所述半导体衬底101的材料还可以为单晶si、单晶ge、单晶gesi、gan等半导体材料，所述外延层102材料可以为外延半导体层，例如si外延层、ge外延层、gesi外延层、gan外延层等。优选的，所述半导体衬底101和所述外延层102为同质材料，以提高所述外延层102的质量，减少所述外延层102内的缺陷，提高后续形成的半导体结构的质量。
42.所述外延层102内，根据待形成器件要求，还可以形成有掺杂区域，例如n型或p型掺杂阱。所述掺杂区可以通过离子注入方式形成，也可以在形成外延层102的外延沉积工艺中，通过原位掺杂工艺形成。该实施例中，所述外延层102表面处形成有一定深度的掺杂阱，以及形成于所述掺杂阱内的源极掺杂区，所述源极掺杂区作为晶体管的源极(图中未示出)。
43.请参考图3，在所述基底100内形成具有第一深度的第一沟槽110。
44.具体的，在所述基底100的外延层102内形成所述第一沟槽110。该实施例中，所述第一沟槽110的形成方法包括：在所述外延层102表面形成具有开口201的图形化掩膜层200，所述开口201定义出待形成的第一沟槽110的位置和尺寸；沿所述开口201刻蚀所述外延层102，形成具有第一深度的第一沟槽。所述图形化掩膜层200可以通过在外延层102表面形成掩膜层后，通过光刻、刻蚀工艺对所述掩膜层进行图形化处理，形成所述图形化掩膜层200，具体的工艺为本领域常规技术，在此不再赘述。所述图形化掩膜层200的材料可以包括氮化硅、氧化硅、碳化硅、氮氧化硅等常用的掩膜材料，可以为单层或多层复合结构。较佳的，所述图形化掩膜层200可以选择硬质掩膜材料，以在后续的刻蚀过程中，维持较好的形貌，以将开口图形准确的传递至外延层102内，且在后续的刻蚀工艺中对第一沟槽110以外的区域起到良好的保护作用。
45.所述第一沟槽贯穿所述基底100内的源极掺杂区，所述第一深度可以根据待形成器件的要求进行设定。在一些实施例中，待形成的器件为沟槽晶体管，所述第一深度可以根据待形成的沟槽晶体管的源极深度(即位于基底表面的源极掺杂区的深度)进行设定。该实施例中，所述第一深度大于源极深度。该实施例中，所述第一深度略大于所述外延层102表面处的p阱层的深度。
46.后续，在所述第一沟槽110的侧壁表面形成牺牲层。
47.所述第一沟槽110的俯视图形可以为长条状，也可以为矩形、圆形或其他图形。
48.请参考图4至图5是该实施中所述牺牲层的形成过程的结构示意图。
49.请参考图4，在所述第一沟槽110的底部和侧壁表面形成牺牲材料层300。
50.所述牺牲材料层300的材料，可以为氮化硅、氧化硅、氮氧化硅、碳化硅等易于通过沉积工艺形成的材料，且与所述外延层102的材料不同，与所述外延层102的材料具有较高刻蚀选择比，在后续工艺中易于去除的材料。该实施例中，所述牺牲材料层300的材料为氮化硅，采用化学气相沉积工艺形成所述牺牲材料层300。所述牺牲材料层300覆盖所述第一沟槽110的内壁还覆盖所述图形化掩膜层200的表面。
51.请参考图5，刻蚀位于所述第一沟槽110底部的牺牲材料层300(请参考图4)至暴露所述第一沟槽110的底部的基底100，形成位于所述第一沟槽侧壁的牺牲层301；沿所述第一沟槽110继续刻蚀所述基底100，形成所述第二沟槽120。
52.采用各向异性刻蚀工艺，刻蚀所述牺牲材料层301，主要刻蚀沿基底100表面方向沉积的部分牺牲材料层301，包括位于图形化掩膜层200表面以及所述第一沟槽110底部表面的牺牲材料层。具体的，采用干法刻蚀工艺，沿垂直于所述基底100表面方向刻蚀所述牺牲材料层300，至去除位于所述第一沟槽110底部的牺牲材料层，形成覆盖第一沟槽110侧壁的牺牲层301。由于所述图形化掩膜层200的存在，所述牺牲层301还覆盖所述图形化掩膜层200的侧壁。该实施例中，所述牺牲材料层300的材料为氮化硅，刻蚀过程采用的刻蚀气体可以包括sf6、n2、o2在内的混合气体。
53.当刻蚀所述牺牲材料层至暴露出所述第一沟槽110底部的外延层102后，继续沿形成有所述牺牲层301的第一沟槽110向下刻蚀所述外延层102，形成位于所述第一沟槽110底部的具有第二深度的第二沟槽120。在刻蚀所述外延层102的过程中，选择对所述外延层102材料具有较高刻蚀选择性的刻蚀气体和工艺参数，通过选择性刻蚀工艺刻蚀所述外延层102，并尽量减少对所述牺牲层301的影响。
54.在刻蚀所述外延层102形成第二沟槽120的过程中，以所述图形化掩膜层200及其侧壁的牺牲层301，共同作为刻蚀掩膜，使得形成的第二沟槽120的宽度小于所述第一沟槽110的宽度。
55.请参考图6，去除所述图形化掩膜层200。
56.去除所述图形化掩膜层200的同时，将所述图形化掩膜层200的开口侧壁的部分牺牲层也一并去除，仅保留位于所述第一沟槽侧壁的牺牲层301a。
57.可以采用干法或湿法刻蚀工艺，或者化学机械研磨工艺中的任意一种或几种的组合，来去除所述图形化掩膜层200。
58.请参考图7，在所述第二沟槽120内壁表面形成隔离层400。
59.所述隔离层400和所述牺牲层301a采用不同的材料，以防止在后续去除所述牺牲层301a的过程中，减少对所述隔离层400的影响。
60.该实施例中，采用热氧化工艺形成所述隔离层400。在热氧化工艺中，所述第二沟槽120内壁以及外延层102的上表面均被氧化，形成热氧化层，作为所述隔离层400。由于所述第一沟槽110的侧壁表面处覆盖有牺牲层301a，热氧化工艺仅能选择性的氧化暴露的外延层102表面，在所述第二沟槽120内壁以及所述外延层102的表面均形成有所述隔离层400，保持所述牺牲层301a的暴露。
61.所述热氧化工艺可以采用issg(原位水汽生长)或湿法氧化工艺，具有较高的氧化效率，以提高隔离层400的形成速率。通过控制氧化反应的时间、通入水汽浓度等参数，控制形成的隔离层400的厚度。所述隔离层400的厚度可以根据最终形成器件的工作场景的电场强度进行设置，以满足可靠性要求。在一些实施例中，所述隔离层400的厚度在几百纳米的量级，例如可以为100nm～900nm。该实施例中，所述外延层102的材料为sic，所述隔离层400的材料为sio2。由于氧化过程会消耗所述第二沟槽120内壁的一定厚度的材料，所以位于所述第二沟槽120侧壁的隔离层400在垂直于基底100的方向上与所述牺牲层301a有交叠。
62.在其他实施例中，也可以通过沉积工艺，形成覆盖所述外延层102表面、第二沟槽120内壁表面以及所述牺牲层301a表面的隔离材料层之后，再通过刻蚀工艺暴露出所述牺牲层301a。通过沉积工艺形成所述隔离层400时，可选择具有电学隔离性能，且与所述牺牲层301a不同的材料，隔离层400的材料可以包括氧化硅、氮氧化硅、氧化铪、氧化铝、以及氧化镧中的任一种。
63.请参考图8，去除所述牺牲层301a，暴露出所述第一沟槽110的侧壁。
64.通过选择性刻蚀工艺，例如湿法刻蚀工艺去除所述牺牲层301a。该实施例中，所述牺牲层301a的材料为氮化硅，可以采用磷酸溶液对所述牺牲层301a进行选择性去除，从而暴露出所述第一沟槽110的侧壁。
65.请参考图9，在所述第一沟槽110的侧壁表面形成栅介质层500。
66.可以采用热氧化工艺，选择性的在所述第一沟槽110的侧壁表面形成栅介质层500。较佳的，所述热氧化工艺可以为干氧工艺，易于控制氧化速率，从而能够较为准确控制栅介质层500的厚度。该实施例中，所述外延层102的材料为sic，所述栅介质层500的材料为sio2。为了降低沟道电阻，所述栅介质层500的厚度可以尽可能低，在几十纳米的量级，例如可以为10nm～90nm。通过控制热氧化工艺的氧化速率和时间，可以较为准确的控制形成的栅介质层500的厚度。
67.优选的，所述栅介质层500的厚度小于所述隔离层400的厚度，使得待形成的半导体结构具有较低的沟道电阻，又能够在沟道区域以外提供加厚的隔离层，可以承受更大的工作电压，提高器件在高压工作条件下的可靠性。
68.在其他实施例中，所述栅介质层500还可以采用其他介电材料，例如高k介电材料，包括氧化铪、氧化镧或氧化铝等。可以采用沉积工艺，在第一沟槽110侧壁和第二沟槽120内的隔离层400表面均形成栅介质层。位于所述隔离层400上的部分栅介质层可以进一步提高第二沟槽120内壁表面的介电层厚度，提高对高工作电压的承受能力。所述沉积工艺可以根据栅介质层的材料进行合理选择，例如物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、原子层沉积工艺(ald)等。当然，在一些实施例中，也可以在沉积形成栅介质层之后，进一步去除所述隔离层400表面覆盖的栅介质材料。
69.请参考图10，在所述第一沟槽110、第二沟槽120(请参考图9)内填充栅极材料600。所述栅极材料600还覆盖整个所述基底100。
70.所述栅极材料600为导电材料，可以为半导体导电材料，例如多晶硅、掺杂多晶硅等；还可以为金属材料，例如钨、铜、铝、金或银等。
71.请参考图11，对所述栅极材料600进行平坦化，去除位于所述基底100表面上的栅极材料，形成填充满所述第一沟槽110、第二沟槽120的栅极601。
72.以所述外延层102表面作为停止位，通过干法刻蚀工艺或者化学机械研磨(cmp)工艺去除位于所述外延层102上的栅极材料600以及隔离层400，形成与所述外延层102表面齐平的栅极601。
73.由于在形成第一沟槽110之前，所述基底100表面形成有掺杂阱103和位于所述掺杂阱103内的源极掺杂区，所述第一沟槽110贯穿所述源极掺杂区。形成所述栅极601之后，所述源极掺杂区环绕所述栅极601，作为沟槽型晶体管的源极602。
74.在一些实施例中，根据形成的第一沟槽和第二沟槽的形状，所述栅极601的俯视图形为长条状，所述源极602可以位于所述栅极601的长度方向的两侧。
75.在一些实施例中，所述栅极601的俯视图形为方形、圆形、多边形等，优选为正方形，所述源极602环绕所述栅极601设置。
76.所述源极602与所述栅极601之间形成有栅介质层500。通过调整第一沟槽的深度，使得所述栅介质层500的底部低于所述源极602的底部。
77.在其他实施例中，在形成所述栅极601之后，也可以在形成所述栅极601之前，通过离子注入工艺在所述栅极601外侧的基底内形成源极602。该实施例中，待形成的半导体结构为n型晶体管，通过n型离子注入，在所述栅极601外侧的基底100内形成源极602。
78.所述外延层102内的表面处形成有掺杂阱103，所述掺杂阱103可以在形成第一沟槽110(请参考图3)前就已经形成，也可以在形成栅极601之后形成。所述掺杂阱103围绕于所述栅极601外侧。所述源极602形成于所述掺杂阱103内，所述源极602的底部高于掺杂阱103的底部。所述掺杂阱103底部略高于所述栅介质层500的底部，或者与所述栅介质层500的底部齐平。该实施例中，所述源极602的掺杂类型为n型，所述掺杂阱103的掺杂类型为p型。
79.所述掺杂阱103内，位于所述源极602底部，靠近所述栅介质层500的区域为晶体管的沟道区域。沟道区域和栅极601之间的栅介质层500的厚度较低，可以降低沟道电阻，降低导通电阻，提高器件电性能。
80.栅极601底部与基底100之间通过隔离层400隔离，所述隔离层400的厚度较大，具有较高的耐压能力，可以在高工作电压的情况下，依旧能够保证栅极601与底部的基底100之间的电学隔离。
81.如图11所示，在形成多个晶体管的情况下，还可以在相邻晶体管的源极602之间形成掺杂区603。所述掺杂区603与所述源极602采用不同的掺杂类型，与所述掺杂阱103的掺杂类型一致。该实施例中，所述掺杂区603为p型掺杂。所述掺杂区602的掺杂浓度大于所述掺杂阱103的掺杂浓度，导电性能大于所述掺杂阱103的导电性能。所述栅极601两侧的所述源极602均通过所述掺杂区602电连接至所述掺杂阱103，避免两侧的源极602与掺杂阱103和外延层102之间形成的寄生三极管失效，进一步提高器件的可靠性。
82.请参考图12，还可以在所述基底100上形成连接所述源极602和栅极601的电学连接结构700。
83.在基底100表面形成图形化的层间介质层701，覆盖需隔离的区域，暴露出待连接的源极602、栅极601表面(图中未示出)；再在所述基底100表面形成导电材料层，所述导电材料层覆盖所述层间介质层701以及基底100的暴露表面；对所述导电材料层进行图形化，形成所述电学连接结构700。所述电学连接结构700与所述源极602和栅极601电连接关系，
可以根据需要进行设计，在此不作限定。
84.本发明的实施例中，所述外延层102底部作为漏极(图中未示出)，在基底100正面(即形成有栅极的一侧)的所有工艺步骤均完成后，可以对基底的背面进行减薄，使得所述漏极位于减薄后的基底背面，然后再背面沉积金属层，作为漏电极。在其他实施例中，也可以根据实际情况合理设置所述漏极的位置。
85.上述的半导体结构的形成方法，分别形成栅极与基底之间的栅介质层和隔离层，从而可以单独设置所述栅介质层和隔离层的厚度，使得栅介质层的厚度尽量薄，以降低沟道电阻，提高晶体管的电性能；使得所述隔离层的厚度尽量厚，以提高栅极与基底之间的隔离性能，提高耐压能力。
86.本发明的实施例还提供一种半导体结构。
87.请参考图11，为本技术一实施例的半导体结构的结构示意图。所述半导体结构包括：基底100；位于所述基底100内的沟槽，所述沟槽包括贯通的第一沟槽和第二沟槽，所述第二沟槽位于所述第一沟槽底部；覆盖所述第二沟槽内壁表面的隔离层400；覆盖所述第一沟槽侧壁的栅介质层500；填充所述沟槽的栅极601，以及位于所述栅极601两侧的基底100内的源极602。
88.所述基底100为半导体基底。该实施例中，所述基底100包括半导体衬底101和形成于所述半导体衬底101表面的外延层102。
89.该实施例中，所述半导体衬底101为sic衬底，所述外延层102为sic外延层。在其他实施例中，所述半导体衬底101的材料还可以为单晶si、单晶ge、单晶gesi、gan等半导体材料，所述外延层102材料可以为外延半导体层，例如si外延层、ge外延层、gesi外延层、gan外延层等。优选的，所述半导体衬底101和所述外延层102的为同质材料，以提高所述外延层102的质量，减少所述外延层102内的缺陷，提高后续形成的半导体结构的质量。
90.所述外延层102内，根据待形成器件要求，还可以形成有掺杂区域，例如n型或p型掺杂阱。所述掺杂区可以通过离子注入方式形成，也可以在形成外延层102的外延沉积工艺中，通过原位掺杂工艺形成。所述外延层102表面处形成有一定深度的掺杂阱103，该实施例中，所述掺杂阱103为p掺杂阱。
91.所述沟槽形成于所述外延层102内，使得位于所述沟槽内的栅极601埋入所述外延层102内。所述栅极601包括位于所述第一沟槽内的第一栅极部6011和位于所述第二沟槽内的第二栅极部6012，所述第二栅极部6012在基底100表面的投影位于所述第一栅极部601在基底100表面的投影区域内。所述第二栅极部6012的剖面宽度小于所述第一栅极部6011的剖面宽度。所述栅极601采用导电材料，可以为半导体导电材料，例如多晶硅、掺杂多晶硅等；还可以为金属材料，例如钨、铜、铝、金或银等。
92.所述栅介质层500覆盖所述第一沟槽的侧壁，位于所述第一栅极部6011和所述基底100之间。所述隔离层400覆盖所述第二沟槽的内壁，位于所述第二栅极部6012与基底100之间。所述栅介质层500和所述隔离层400均采用绝缘介电材料，两者材料可以相同，也可以不同。
93.该实施例中，所述栅介质层500的厚度小于所述隔离层400的厚度，使得待形成的半导体结构具有较低的沟道电阻，又能够在沟道区域以外提供加厚的隔离层，可以承受更大的工作电压，提高器件在高压工作条件下的可靠性。在一些实施例中，为了降低沟道电
阻，所述栅介质层500的厚度可以尽可能低，在几十纳米的量级，例如可以为10nm～90nm。在另一些实施例中，所述隔离层400的厚度在几百纳米的量级，例如可以为100nm～900nm。
94.所述栅介质层500可以为热氧化层，优选的，可以为干氧氧化层。该实施例中，所述外延层102的材料为sic，所述栅介质层500的材料为sio2，通过氧化所述第一沟槽的侧壁而形成。所述栅介质层500还可以为沉积层，通过沉积工艺形成，例如高k介电材料，包括氧化铪、氧化镧或氧化铝等。所述栅介质层500还可以覆盖至所述隔离层400的表面。
95.所述隔离层400可以为热氧化层，优选的，可以为湿氧或原位水汽氧化工艺形成的氧化层。该实施例中，所述隔离层400的材料为sio2，通过氧化所述第一沟槽的侧壁而形成。所述隔离层400还可以为沉积层，通过沉积工艺形成，例如高k介电材料，包括氧化铪、氧化镧或氧化铝等。
96.在一些实施例中，所述栅极601的俯视图形为长条状，所述源极602可以位于所述栅极601的长度方向的两侧；在一些实施例中，所述栅极601的俯视图形为方形、圆形、多边形等，优选为正方形，所述源极602环绕所述栅极601设置。在其他实施例中，所述栅极601的形状以及所述源极602的具体位置可以根据需要进行合理设置。
97.所述源极602的深度小于所述第一沟槽的深度，使得所述栅介质层500的底部低于所述源极602的底部。所述源极602形成于所述掺杂阱103内，所述源极602的底部高于掺杂阱103的底部。该实施例中，所述源极602的掺杂类型为n型，所述掺杂阱103的掺杂类型为p型。
98.所述掺杂阱103内，位于所述源极602底部，靠近所述栅介质层500的区域为晶体管的沟道区域。沟道区域和栅极601之间的栅介质层500的厚度较低，可以降低沟道电阻，降低导通电阻，提高器件电性能。
99.栅极601底部与基底100之间通过隔离层400隔离，所述隔离层400的厚度较大，具有较高的耐压能力，可以在高工作电压的情况下，依旧能够保证栅极601与底部的基底100之间的电学隔离。
100.在形成多个晶体管的情况下，还可以在相邻晶体管的源极602之间还形成有掺杂区603。所述掺杂区603与所述源极602采用不同的掺杂类型，与所述掺杂阱103的掺杂类型一致。该实施例中，所述掺杂区603为p型掺杂。通过所述掺杂区602的掺杂浓度大于所述掺杂阱103的掺杂浓度，导电性能大于所述掺杂阱103的导电性能。所述栅极601两侧的所述源极602均通过所述掺杂区602电连接至所述掺杂阱103，避免两侧的源极602与掺杂阱103和外延层102之间形成的寄生三极管失效，进一步提高器件的可靠性。
101.所述半导体结构还包括位于所述基底100背面的漏极(图中未示出)。
102.请参考图12，为申请另一实施例的半导体结构的示意图。
103.该实施例中，所述半导体结构还包括位于所述基底100上的图形化层间介质层701，覆盖需隔离的区域；以及，位于所述层间介质层701以及基底100的暴露表面的电学连接结构700。
104.所述电学连接结构电连接所述源极602和栅极601。具体的，所述电学连接结构700与所述源极602和栅极601电连接关系，可以根据需要进行设计，在此不作限定。
105.在一些实施例中，所述基底100的与所述源极所在侧相对的背面上，还可以形成有连接漏极的漏电极。
106.上述实施例的半导体结构，可以通过前述实施例的形成方法而形成，也可以通过其他未在本技术文件中记载的形成方法而形成。
107.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。