半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在现今的超大规模集成电路中，电容器是常用的无源器件。电容器主要包括多晶硅-绝缘体-多晶硅(pip，polysilicon-insulator-polysilicon)电容器、金属-绝缘体-硅(mis，metal
–
insulator-silicon)电容器和金属-绝缘体-金属(mim，metal-insulator-metal)电容器等。
3.随着无线通讯技术的快速发展，人们强烈希望将适合于芯上系统(soc)的高性能解耦和旁路电容植入到集成电路的铜互连末端工艺中，以获得功能强劲的射频系统。这就进一步要求植入的电容应具有高电容密度、理想的电压线性值、精确的电容值控制以及高可靠性等；传统的pip结构、mis结构以及mos结构已经难以满足性能需求。
4.由于mim电容器对晶体管造成的干扰小，且可以提供较好的线性度(linearity)和对称度(symmetry)，因此采用mim电容器将是射频和模拟/混合信号集成电路发展趋势。
5.然而，现有技术形成的mim电容器的电学性能有待提高。


技术实现要素：

6.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的电学性能。
7.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底；位于所述基底上的底部电极层；位于所述底部电极层上的界面缓冲层；位于所述界面缓冲层上的电介质层。
8.可选的，所述界面缓冲层的材料包括：氧化物；所述氧化物包括：金属氧化物、氧化硅或者氧化锗。
9.可选的，所述金属氧化物包括：氧化镁、氧化钛、氧化钽或者氧化铝。
10.可选的，所述界面缓冲层的厚度小于所述电介质层的厚度。
11.可选的，所述界面缓冲层的厚度范围为5埃至15埃；所述电介质层的厚度范围为55埃至85埃。
12.可选的，所述电介质层的相对介电常数大于3.9；所述电介质层的材料包括：氧化锆、氧化钽、氧化铝、氧化铪、氧化镧、氧化钛或氧化硅。
13.可选的，所述底部电极层的材料包括金属或金属氮化物；所述金属包括：钛、钽、铜、钨、钴、铝、镍和铂中的一种或多种的组合；所述金属氮化物包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种的组合。
14.可选的，还包括：位于所述电介质层上的顶部电极层。
15.可选的，所述顶部电极层的材料包括金属或金属氮化物；所述金属包括：钛、钽、铜、钨、钴、铝、镍和铂中的一种或多种的组合；所述金属氮化物包括：氮化钛、氮化钽、氮化
铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种的组合。
16.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成底部电极层；在所述底部电极层上形成界面缓冲层，且所述界面缓冲层与所述底部电极层在同一制作设备中进行；在所述界面缓冲层上形成电介质层。
17.可选的，所述界面缓冲层的材料包括：氧化物；所述氧化物包括：金属氧化物、氧化硅或者氧化锗。
18.可选的，所述界面缓冲层的形成工艺包括：物理气相沉积工艺或者化学气相沉积工艺。
19.可选的，当所述界面缓冲层的材料为金属氧化物时，所述物理气相沉积工艺的过程包括：溅射金属靶材，且延迟通入氧气。
20.可选的，延迟通入氧气的时间范围为3秒至20秒。
21.可选的，所述界面缓冲层的厚度小于所述电介质层的厚度。
22.可选的，所述界面缓冲层的厚度范围为5埃至15埃；所述电介质层的厚度范围为55埃至85埃。
23.可选的，所述底部电极层的形成工艺包括：物理气相沉积工艺或化学气相沉积工艺。
24.可选的，所述电介质层的形成工艺包括：原子层沉积工艺或者化学气相沉积工艺。
25.可选的，还包括：在所述电介质层上形成顶部电极层。
26.可选的，所述顶部电极层的形成工艺包括：原子层沉积工艺、离子反应溅射工艺、化学气相沉积工艺、物理气相沉积工艺或电镀工艺。
27.可选的，还包括：形成所述电介质层之后，形成所述顶部电极层之前，在气体氛围下进行退火处理。
28.可选的，所述退火处理的参数包括：退火温度范围为250摄氏度至450摄氏度，退火时间为60秒至600秒，所述气体氛围包括氩气或者氨气。
29.与现有技术相比，本发明的技术方案具有以下有益效果：
30.本发明技术方案提供的半导体结构中，底部电极层和电介质层之间具有界面缓冲层，所述界面缓冲层能够使所述底部电极层的表面不会受到外界环境污染，使得所述底部电极层不会被氧化等，有利于所述底部电极层的性能稳定，使得所述半导体结构具有较高电容密度的同时，具有较小电容-电压系数，所述半导体结构的性能较好。
31.进一步，所述界面缓冲层的厚度小于所述电介质层的厚度，所述界面缓冲层在保证能够有效避免底部电极层和电介质层相互之间产生影响的同时，所述界面缓冲层的厚度较小，使得所述界面缓冲层对底部电极层和顶部电极层之间的膜层的相对介电常数的影响较低，使得所述半导体结构的电容密度仍较大。
32.本发明技术方案提供的半导体结构的形成方法中，通过在底部电极层和电介质层之间形成界面缓冲层，由于所述界面缓冲层与所述底部电极层在同一制作设备中进行，即，所述底部电极层和所述界面缓冲层的形成过程，在同一设备中且不同的沉积腔室内形成，即，不破真空的情况下完成，使得形成的底部电极层表面不会被暴露在外界环境中，从而所述底部电极层的表面不会受到外界环境污染，使得所述底部电极层不会被氧化等，有利于所述底部电极层的性能稳定，使得所述半导体结构具有较高电容密度的同时，具有较小电
容-电压系数，所述半导体结构的性能较好。
33.进一步，由于所述界面缓冲层的隔离作用，使得在形成所述电介质层的过程中，减少底部电极层的材料对电介质层的材料产生影响，以致降低电介质层材料中氧元素的含量，从而有利于电介质层保持较高的相对介电常数，进而有利于所述半导体结构的电容密度，有利于提高形成的半导体结构的性能。
34.进一步，通过延迟通入氧气，即，溅射的靶材材料在所述底部电极层表面形成较薄的一层膜层之后，通入氧气，有利于降低所述底部电极层表面接触到氧气的几率，使得形成所述界面缓冲层的同时，能够降低所述底部电极层被氧化，进一步有利于所述底部电极层的性能稳定，使得所述半导体结构具有较高电容密度的同时，具有较小电容-电压系数，所述半导体结构的性能较好。
35.进一步，所述界面缓冲层的厚度小于所述电介质层的厚度，所述界面缓冲层在保证能够有效避免底部电极层和电介质层相互之间产生影响的同时，所述界面缓冲层的厚度较小，使得所述界面缓冲层对底部电极层和顶部电极层之间的膜层的相对介电常数的影响较低，从而所述半导体结构的电容密度仍较大。
附图说明
36.图1至图4是一实施例中的半导体结构形成方法各步骤的结构示意图；
37.图5至图10是本发明一实施例中半导体结构形成方法各步骤的结构示意图。
具体实施方式
38.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
39.首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图4是一种现有半导体结构的形成方法各步骤的结构示意图。
40.请参考图1，提供基底100，所述基底100包括：衬底；位于衬底上的器件层，所述器件层包括隔离结构(未图示)和位于隔离结构内的器件结构(未图示)。
41.请参考图2，在所述基底100上形成底部电极层101。
42.请参考图3，在所述底部电极层101上形成电介质层102。
43.请参考图4，在所述电介质层102上形成顶部电极层103。
44.上述方法中，所述底部电极层101、电介质层102和顶部电极层103构成mim电容结构。为了获得较高的电容密度，通常所述电介质层102的材料为高k介电材料，所述高k介电材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧或者氧化锆硅。通常采用原子层沉积工艺形成所述电介质层102，有利于提高形成的膜层的致密度。
45.然而，通常形成底部电极层101的工艺为物理气相沉积工艺或者化学气相沉积工艺，所述底部电极层101和所述电介质层102需要在不同的制作设备中进行，形成的所述底部电极层101表面在不同设备之间转移时被暴露，使得底部电极层101表面容易受到外界环境的污染，导致所述底部电极层101导电性能降低。
46.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中方法包括：在所述基底上形成底部电极层；在所述底部电极层上形成界面缓冲层，且所述界
面缓冲层与所述底部电极层在同一制作设备中进行；在所述界面缓冲层上形成电介质层，由于所述界面缓冲层与所述底部电极层在同一制作设备中进行，从而所述底部电极层的表面不会受到外界环境污染，使得所述底部电极层不会被氧化等，有利于所述底部电极层保持较好的导电性能，有利于提高形成的半导体结构的性能。
47.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
48.图5至图10是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
49.请参考图5，提供基底(图中未标示)。
50.在本实施例中，所述基底包括：衬底200；位于衬底200上的器件层(图中未标示)，所述器件层包括隔离结构201和位于隔离结构内的器件结构202。
51.所述器件结构202包括晶体管、二极管、三极管、电容、电感或导电结构等。在本实施例中，所述器件结构202为导电结构，所述导电结构包括：第一导电层(图中未标示)和位于第一导电层表面的第二导电层(图中未标示)。所述第一导电层的材料包括：金属，所述金属包括铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合；所述第二导电层的材料包括：金属，所述金属包括铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。
52.在本实施例中，所述基底的材料为硅。
53.在其他实施例中，所述基底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
54.所述隔离结构201的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离结构201的材料为氧化硅。
55.请参考图6，在所述基底上形成底部电极层210。
56.所述底部电极层210的形成工艺包括：物理气相沉积工艺或化学气相沉积工艺。
57.具体的，在本实施例中，所述底部电极层210和基底中的导电结构电连接。
58.所述底部电极层210的材料包括金属或金属氮化物；所述金属包括：钛、钽、铜、钨、钴、铝、镍和铂中的一种或多种的组合；所述金属氮化物包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种的组合。
59.在本实施例中，所述底部电极层210的材料为氮化钛。
60.请参考图7，在所述底部电极层210上形成界面缓冲层220，且所述界面缓冲层220与所述底部电极层210在同一制作设备中进行。
61.通过在底部电极层210表面形成所述界面缓冲层220，由于所述界面缓冲层220与所述底部电极层210在同一制作设备中进行，即，所述底部电极层210和所述界面缓冲层220的形成过程，在同一设备中且不同的沉积腔室内形成，即，不破真空的情况下完成，使得形成的底部电极层210表面不会被暴露在外界环境中，从而所述底部电极层210的表面不会受到外界环境污染，使得所述底部电极层210不会被氧化等，有利于所述底部电极层210的性能稳定，使得所述半导体结构具有较高电容密度的同时，具有较小电容-电压系数，所述半导体结构的性能较好。
62.所述界面缓冲层220的材料包括：氧化物；所述氧化物包括：金属氧化物、氧化硅或
者氧化锗。
63.在本实施例中，所述界面缓冲层220的材料为氧化铝。在其他实施例中，所述界面缓冲层的材料还可以为氧化镁、氧化钛或者氧化钽。
64.所述界面缓冲层220的形成工艺包括：物理气相沉积工艺或者化学气相沉积工艺。
65.当所述界面缓冲层220的材料为金属氧化物时，所述物理气相沉积工艺的过程包括：溅射金属靶材，且延迟通入氧气。
66.通过延迟通入氧气，即，溅射的靶材材料在所述底部电极层210表面形成较薄的一层膜层之后，通入氧气，有利于降低所述底部电极层210表面接触到氧气的几率，使得形成所述界面缓冲层220的同时，能够降低所述底部电极层210被氧化的概率，进一步有利于所述底部电极层210的性能稳定，使得所述半导体结构具有较高电容密度的同时，具有较小电容-电压系数，所述半导体结构的性能较好。
67.延迟通入氧气的时间范围为3秒至20秒。
68.选择所述延迟时间范围的意义在于：若所述延迟时间大于20秒，则容易在底部电极层上沉积仅由靶材材料形成的膜层，则使形成的界面缓冲层发生漏电，对半导体结构的性能产生影响；若所述延迟时间小于3秒，延迟的时间过短，则在形成所述界面缓冲层220的过程中，所述底部电极层210表面仍容易接触到氧气，从而被氧化，导致所述底部电极层210的性能改变，使得所述半导体结构的电容-电压系数较高，所述半导体结构的性能较差。
69.所述界面缓冲层220的厚度范围为5埃至15埃
70.请参考图8，在所述界面缓冲层220上形成电介质层230。
71.所述电介质层230的形成工艺包括：原子层沉积工艺或者化学气相沉积工艺。
72.由于所述界面缓冲层220的隔离作用，使得在形成所述电介质层230的过程中，减少底部电极层210的材料对电介质层230的材料产生影响，以致降低电介质层230材料中氧元素的含量，从而有利于电介质层230保持较高的相对介电常数，进而有利于所述半导体结构的电容密度，有利于提高形成的半导体结构的性能。
73.所述界面缓冲层220的厚度小于所述电介质层230的厚度。
74.所述电介质层230的厚度范围为55埃至85埃。
75.所述界面缓冲层220的厚度小于所述电介质层230的厚度，所述界面缓冲层220在保证能够有效避免底部电极层210和电介质层230相互之间产生影响的同时，所述界面缓冲层220的厚度较小，使得所述界面缓冲层220对底部电极层210和后续形成的顶部电极层之间的膜层的相对介电常数的影响较低，从而所述半导体结构的电容密度仍较大。
76.请参考图9，形成所述电介质层230之后，在气体氛围下进行退火处理。
77.所述退火处理能够消除所述底部电极层210的缺陷，使得所述底部电极层210的材料结构更为致密，导电效果更好，在后续的退火制程中不易发生形变，有利于提升所述半导体结构性能的稳定性。
78.所述退火处理的参数包括：退火温度范围为250摄氏度至450摄氏度，退火时间为60秒至600秒，所述气体氛围包括氩气或者氨气。
79.在其他实施例中，形成所述电介质层之后，还可以不进行所述退火处理。
80.在其他实施例中，所述退火处理可以在其他步骤进行。
81.请参考图10，所述退火处理之后，在所述电介质层230上形成顶部电极层240。
82.所述顶部电极层240的形成工艺包括：原子层沉积工艺、离子反应溅射工艺、化学气相沉积工艺、物理气相沉积工艺或电镀工艺。
83.所述顶部电极层240的材料包括金属或金属氮化物，所述金属包括：钛、钽、铜、钨、钴、铝、镍和铂中的一种或多种的组合，所述金属氮化物包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种的组合。
84.在本实施例中，所述顶部电极层240的材料包括氮化钛。
85.相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图10，包括：基底(图中未标示)；位于所述基底上的底部电极层210；位于所述底部电极层210上的界面缓冲层220；位于所述底部电极层220上的电介质层230。
86.所述底部电极层210和电介质层230之间具有界面缓冲层220，所述界面缓冲层220能够使所述底部电极层210的表面不会受到外界环境污染，使得所述底部电极层210不会被氧化等，有利于所述底部电极层210的性能稳定，使得所述半导体结构具有较高电容密度的同时，具有较小电容-电压系数，所述半导体结构的性能较好。
87.以下结合附图进行详细说明。
88.所述界面缓冲层220的材料包括：氧化物；所述氧化物包括金属氧化物、氧化硅或者氧化锗。
89.所述金属氧化物包括：氧化镁、氧化钛、氧化钽或者氧化铝。
90.在本实施例中，所述界面缓冲层220的材料为氧化铝。
91.所述界面缓冲层220的厚度小于所述电介质层230的厚度。
92.具体地，所述界面缓冲层220的厚度范围为5埃至15埃；所述电介质层230的厚度范围为55埃至85埃。
93.所述电介质层230的相对介电常数大于3.9；所述电介质层230的材料包括：氧化锆、氧化钽、氧化铝、氧化铪、氧化镧、氧化钛或氧化硅。
94.在本实施例中，所述电介质层230为氧化锆和氧化铝形成的三层结构，具有所述三层结构的电介质层230的半导体结构，在具有较高的电容密度的同时，不容易产生漏电流。
95.所述底部电极层210的材料包括金属或金属氮化物；所述金属包括：钛、钽、铜、钨、钴、铝、镍和铂中的一种或多种的组合；所述金属氮化物包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种的组合。在本实施例中，所述底部电极层210的材料为氮化钛。
96.所述半导体结构还包括：位于所述电介质层230上的顶部电极层240。
97.所述顶部电极层240的材料包括金属或金属氮化物；所述金属包括：钛、钽、铜、钨、钴、铝、镍和铂中的一种或多种的组合；所述金属氮化物包括：氮化钛、氮化钽、氮化铜、氮化钨、氮化铂、氮化铝、氮化镍和氮化钴中的一种或多种的组合。在本实施例中，所述顶部电极层240的材料为氮化钛。
98.所述界面缓冲层220的厚度小于所述电介质层230的厚度，所述界面缓冲层220在保证能够有效避免底部电极层210和电介质层230相互之间产生影响的同时，所述界面缓冲层220的厚度较小，使得所述界面缓冲层220对底部电极层210和顶部电极层240之间的膜层的相对介电常数的影响较低，使得所述半导体结构的电容密度仍较大。
99.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本
发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。