电子封装件及其制法的制作方法

1.本发明有关一种半导体装置，尤指一种具电性桥接结构的电子封装件及其制法。


背景技术：

2.随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势发展，且依据高频高速运算的需求，电子产业也逐步往多芯片同质整合/异质整合的趋势发展。目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(chip scale package，简称csp)、芯片直接贴附封装(direct chip attached，简称dca)或多芯片模块封装(multi-chip module，简称mcm)等覆晶型态的封装模块，或将芯片立体堆叠化整合为三维积体电路(3d ic)芯片堆叠或pop(package on package)封装堆叠技术等，尤以pop结构最为广泛采用。
3.图1为现有pop堆叠形式封装结构1的剖面示意图。如图1所示，现有封装结构1包括：一布线结构16、一设于该布线结构16上侧的第一功能芯片13、多个设于该布线结构16上侧的导电柱14、一包覆该第一功能芯片13与该些导电柱14的包覆层15、一设于该包覆层15上且具有多个层线路层101的线路结构10、多个设于该线路结构10上的第二功能芯片12、一包覆该些第二功能芯片12的封装层15’、以及多个设于该布线结构16下侧的焊球17。
4.于后续应用中，该封装结构1可经由多个焊球17接置于一电路板1’上。
5.然而，现有封装结构1中，随着功能芯片的整合数量渐增，各功能芯片的接点(i/o)的数量会渐增，使各接点之间的间距(pitch)渐小，故用以电性连接该些功能芯片的线路结构10的布线制程的困难度，致使制作成本大幅上升。例如，若该线路结构10于接置该第二功能芯片12的接点处所采用的布线规格的线宽/线距(l/s)为10/10微米，虽该线路结构10的布线规格的l/s较大，但该线路结构10需制作较多层(如超过三层的五层)的线路层101，致使该线路结构10因其线路层101的层数较多而导致良率不佳。
6.另一方面，若该线路结构10的布线规格的线宽/线距(l/s)为2/2微米，则该线路结构10虽可制作较少层数(如少于三层的两层)的线路层101，但该线路结构10因其布线规格较小而增加制作该线路层101的难度，导致该线路结构10的良率也无法符合需求。
7.因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。


技术实现要素：

8.鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可提升制程良率。
9.本发明的电子封装件，包括：线路结构，其具有相对的第一表面与第二表面以及线路层；至少一第一电子元件，其设于该线路结构的第一表面上并电性连接该线路层；多个第二电子元件，其设于该线路结构的第二表面上并电性连接该线路层，以令该第一电子元件经由该线路层电性桥接该多个第二电子元件的其中两者，其中，该第一电子元件相对该第一表面的垂直投影面积小于其所电性桥接的各该第二电子元件相对该第一表面的垂直投影面积；以及封装材，其包覆该第一电子元件及/或第二电子元件。
10.本发明还提供一种电子封装件的制法，包括：提供一具有相对的第一表面与第二表面以及线路层的线路结构；将至少一第一电子元件设于该线路结构的第一表面上，且将多个第二电子元件设于该线路结构的第二表面上，以令该第一电子元件经由该线路层电性桥接该多个第二电子元件的其中两者，其中，该第一电子元件相对该第一表面的垂直投影面积小于其所电性桥接的各该第二电子元件相对该第一表面的垂直投影面积；以及以封装材包覆该第一电子元件及/或第二电子元件。
11.前述的电子封装件及其制法中，该第一电子元件相对该第一表面的垂直投影面积为该第一电子元件所电性桥接的该第二电子元件相对该第一表面的垂直投影面积的0.01至0.5倍。
12.前述的电子封装件及其制法中，该第一电子元件遮盖其所电性桥接的该第二电子元件的部分区域。例如，该第二电子元件定义该部分区域为其电极垫的分布密集区域。
13.前述的电子封装件及其制法中，该第一电子元件为桥接芯片。
14.前述的电子封装件及其制法中，复包括配置于该封装材上且电性连接该线路结构的封装结构，其包含有布线结构以及至少一结合该布线结构的功能电子元件。例如，该线路结构经由导电结构电性连接该布线结构。
15.由上可知，本发明的电子封装件及其制法中，主要经由该第一电子元件取代该线路结构的部分线路层，使该第一电子元件电性桥接该第二电子元件，以降低现有用以接置功能芯片的线路结构的布线制程的困难度，故相比于现有技术，本发明可改善良率及降低成本。
16.此外，经由该第一电子元件取代该线路结构的部分线路层，不仅使该线路结构的线路层得以维持较大l/s规格，且使该线路结构的制作线路层的层数也可大幅减少，故相比于现有技术，本发明的制法能提升该线路结构的制程良率，使该电子封装件的整体封装结构的制程成本下降。
17.另外，经由该第一电子元件的尺寸为可调式的设计，以平衡该电子封装件的应力分布，故相比于现有技术，本发明的制法经由调整该第一电子元件的尺寸可有效避免翘曲的问题，以提升该电子封装件的可靠度。
附图说明
18.图1为现有封装结构的剖视示意图。
19.图2a至图2g为本发明的电子封装件的制法的第一实施例的剖视示意图。
20.图2f’为对应图2f的局部上视示意图。
21.图2f-1至图2f-3为对应图2f’的不同实施例的上视示意图。
22.图3a至图3d为本发明的电子封装件的制法的第二实施例的剖视示意图。
23.图4a至图4d为本发明的电子封装件的制法的第三实施例的剖视示意图。
24.图5a至图5d为本发明的电子封装件的制法的第四实施例的剖视示意图。
25.图6a及图6b为本发明的电子封装件的制法的第五实施例的剖视示意图。
26.附图标记说明
27.1:封装结构
[0028]1’
:电路板
[0029]
10,20:线路结构
[0030]
101,201,261,291:线路层
[0031]
12:第二功能芯片
[0032]
13:第一功能芯片
[0033]
14:导电柱
[0034]
15,25:包覆层
[0035]
15’:封装层
[0036]
16,26,29:布线结构
[0037]
17:焊球
[0038]
2,3,4,5,6,6’:电子封装件
[0039]2’
,3’,4’,5’,6c,6c’:电子封装体
[0040]
2a,3a,4a,5a,6a:第一封装结构
[0041]
2b,3b,4b,5b,6b:第二封装结构
[0042]
2c,3c,4c,5c:第三封装结构
[0043]
20a:第一表面
[0044]
20b:第二表面
[0045]
200,260,262,290:介电层
[0046]
21:第一电子元件
[0047]
21a,22a,23a:作用面
[0048]
21b,21b,23b:非作用面
[0049]
210:电极垫
[0050]
211:绝缘层
[0051]
212:导电体
[0052]
213:胶材
[0053]
22,22’:第二电子元件
[0054]
220,220’:电极垫
[0055]
221:导电凸块
[0056]
23:功能电子元件
[0057]
230:电极垫
[0058]
231:绝缘层
[0059]
232:导电体
[0060]
233:胶材
[0061]
24,24’:导电结构
[0062]
25a,25b:封装材
[0063]
26a:第一侧
[0064]
26b:第二侧
[0065]
27,27’:导电元件
[0066]
28:辅助电子元件
[0067]
330:导电凸块
[0068]
421:绝缘层
[0069]
422:导电体
[0070]
423:胶材
[0071]
410:导电凸块
[0072]
610:导电硅穿孔结构
[0073]
68:强化件
[0074]
8:支撑结构
[0075]
80:保护膜
[0076]
9:承载板
[0077]
90:离型层
[0078]
91:结合层
[0079]
a,a’,a”:垂直投影面积
[0080]
p:分布密集区域
[0081]
s:切割路径。
具体实施方式
[0082]
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0083]
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0084]
图2a至图2g为本发明的电子封装件2的制法的第一实施例的剖面示意图。
[0085]
如图2a所示，于一承载板9上结合一布线结构26，该布线结构26具有相对的第一侧26a与第二侧26b，且该布线结构26以其第二侧26b结合至该承载板9上。接着，于该布线结构26的第一侧26a上形成多个电性连接该布线结构26的导电结构24，且设置功能电子元件23于该布线结构26的第一侧26a上，其中，该功能电子元件23上结合并电性连接多个导电体232。
[0086]
所述的承载板9例如为半导体材料的圆形板体，其上以涂布方式依序形成有一离型层90与一结合层91，以供该布线结构26设于该结合层91上。
[0087]
所述的布线结构26具有至少一介电层260与设于该介电层260上的线路层261，如重布线路层(redistribution layer，简称rdl)形式。
[0088]
于本实施例中，形成该线路层261的材料如铜材，且形成该介电层260的材料为如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)等的介电材。
[0089]
所述的功能电子元件23为主动元件、被动元件或其二者组合，其中，该主动元件例
如为半导体芯片，而该被动元件例如为电阻、电容及电感。
[0090]
于本实施例中，该功能电子元件23为半导体芯片，其具有信号指令的功能(即所谓的功能芯片)，如单芯片系统(system on a chip，简称soc)型芯片。例如，该功能电子元件23具有相对的作用面23a与非作用面23b，该功能电子元件23以其非作用面23b经由胶材233粘固于该布线结构26的第一侧26a上，而该作用面23a具有多个电极垫230，以令该导电体232形成于该电极垫230上，且于该作用面23a上形成有一绝缘层231，以令该绝缘层231覆盖该些电极垫230与该些导电体232。或者，也可令该导电体232外露于该绝缘层231。
[0091]
此外，该导电体232为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。
[0092]
另外，该功能电子元件23的设置方式也可采用覆晶方式。例如，该作用面23a朝向该布线结构26，以令该电极垫230电性连接该布线结构26的线路层261。
[0093]
所述的导电结构24设于该线路层261上并电性连接该线路层261。于本实施例中，该导电结构24为柱状，其材料为如铜的金属材或焊锡材。
[0094]
如图2b所示，形成一包覆层25于该布线结构26的第一侧26a上，以令该包覆层25包覆该功能电子元件23、该绝缘层231(或该些导电体232)与该些导电结构24，再经由整平制程，令该包覆层25的上表面齐平该绝缘层231的上表面、该导电结构24的端面与该导电体232的端面，使该绝缘层231的上表面、该导电结构24的端面与该导电体232的端面外露出该包覆层25。
[0095]
于本实施例中，形成该包覆层25的材料为聚酰亚胺(polyimide，简称pi)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)等绝缘材，但并不限于上述。
[0096]
此外，可用压合(lamination)或模压(molding)的方式将该包覆层25形成于该布线结构26的第一侧26a上。
[0097]
另外，该整平制程经由研磨方式，移除该导电结构24的部分材料、该绝缘层231的部分材料(依需求，可同时移除该导电体232的部分材料)、与该包覆层25的部分材料。
[0098]
应可理解地，若该导电体232已外露于该绝缘层231，则移除该绝缘层231的部分材料，即可令该些导电体232外露于该包覆层25(依需求，也可同时移除该绝缘层231的部分材料与该导电体232的部分材料，而令该些导电体232外露出该包覆层25)。
[0099]
如图2c所示，形成一布线结构29于该包覆层25上，且令该布线结构29电性连接该些导电结构24与该导电体232，使该功能电子元件23经由该导电体232电性连接及接地该布线结构29。
[0100]
于本实施例中，该布线结构29包括多个介电层290、及设于该介电层290上的多个线路层291(如rdl)，且最外层的介电层290可作为防焊层，以令最外层的线路层291外露于该防焊层。或者，该布线结构29也可仅包括单一介电层290及单一线路层291。
[0101]
此外，形成该线路层291的材料为铜，且形成该介电层290的材料为如聚对二唑苯(pbo)、聚酰亚胺(pi)、预浸材(pp)的介电材。
[0102]
另外，形成多个如焊球的导电元件27于最外层的线路层291上，以供后续接置如电路板的电子装置(图略)。例如，可形成一凸块底下金属层(under bump metallurgy，简称ubm)于最外层的线路层291上，以利于结合该导电元件27。
[0103]
另外，可依需求设置至少一辅助电子元件28于最外层的线路层291上，且该辅助电
子元件28经由如焊锡材料的导电元件27’电性连接该线路层291。例如，该辅助电子元件28为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。
[0104]
如图2d所示，移除该承载板9及其上的离型层90，且依需求移除该结合层91，以外露该布线结构26的第二侧26b。之后，翻转整体结构。
[0105]
于本实施例中，将该些导电元件27及辅助电子元件28设于一支撑结构8的保护膜80上，以利于翻转。
[0106]
如图2e所示，依据如同前述图2a至图2c的制程，于该布线结构26的第二侧26b上设置一第一电子元件21及形成多个导电结构24’，再以封装材25a包覆该第一电子元件21与该导电结构24’。接着，形成一线路结构20于该封装材25a上，且令该线路结构20电性连接该些导电结构24’与该第一电子元件21。
[0107]
于本实施例中，该布线结构26可于其第二侧26b形成有一介电层262，以利于设置该第一电子元件21及形成该些导电结构24’。
[0108]
所述的第一电子元件21为主动元件、被动元件或其二者组合，其中，该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。
[0109]
于本实施例中，该第一电子元件21为半导体芯片，其不具有信号指令的功能(即所谓的无功能芯片)，而仅作为电性导通路径的桥接(bridge)芯片。例如，该第一电子元件21具有相对的作用面21a与非作用面21b，该第一电子元件21以其非作用面21b经由胶材213粘固于该布线结构26的第二侧26b的介电层262上，而该作用面21a具有多个电极垫210，以令该电极垫210上形成有导电体212，且于该作用面21a上可依需求形成有一绝缘层211，以令该绝缘层211覆盖该些电极垫210与该些导电体212。
[0110]
此外，该导电体212为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。
[0111]
另外，于该布线结构26的第二侧26b对应该第一电子元件21的处无需配置线路，即仅配置该介电层262。应可理解地，若该第一电子元件21为具有导电硅穿孔(through-silicon via，简称tsv)结构610的芯片(如图6a所示)，则因tsv结构610连通该作用面21a与非作用面21b，故该布线结构26的第二侧26b对应该第一电子元件21之处需配置该线路层261。
[0112]
所述的导电结构24’设于该线路层261上并电性连接该线路层261，且该导电结构24’为柱状，其材料为如铜的金属材或焊锡材。
[0113]
所述的封装材25a的材料为聚酰亚胺(polyimide，简称pi)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)等绝缘材，但并不限于上述。例如，可用压合(lamination)或模压(molding)的方式将该封装材25a形成于该布线结构26的第二侧26b上。应可理解地，该封装材25a与该包覆层25的材料可相同或相异。
[0114]
于本实施例中，经由整平制程，令该封装材25a的上表面齐平该绝缘层211的上表面、该导电结构24’的端面与该导电体212的端面，使该绝缘层211的上表面、该导电结构24’的端面与该导电体212的端面外露出该封装材25a。例如，该整平制程经由研磨方式，移除该导电结构24’的部分材料、该绝缘层211的部分材料(依需求，可同时移除该导电体212的部分材料)、与该封装材25a的部分材料。应可理解地，若该导电体212已外露于该绝缘层211，
则移除该绝缘层211的部分材料，即可令该些导电体212外露于该封装材25a(依需求，也可同时移除该绝缘层211的部分材料与该导电体212的部分材料，而令该些导电体212外露出该封装材25a)。
[0115]
所述的线路结构20包括多个介电层200、及设于该介电层200上的多个线路层201(如rdl)，且最外层的介电层200可作为防焊层，以令最外层的线路层201外露于该防焊层。例如，形成该线路层201的材料为铜，且形成该介电层200的材料为如聚对二唑苯(pbo)、聚酰亚胺(pi)、预浸材(pp)的介电材。应可理解地，该线路结构20也可仅包括单一介电层200及单一线路层201。
[0116]
如图2f所示，设置多个第二电子元件22,22’于该线路结构20上，再以封装材25b包覆该些第二电子元件22,22’。
[0117]
所述的第二电子元件22,22’为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。
[0118]
于本实施例中，该第二电子元件22,22’为半导体芯片，例如为动态随机存取存储器(dynamic random access memory，简称dram)、图形处理器(graphics processing unit，简称gpu)、高频宽存储器(high bandwidth memory，简称hbm)或特定应用积体电路(application specific integrated circuit，简称asic)等功能芯片，并无特别限制。例如，各该第二电子元件22,22’具有相对的作用面22a与非作用面22b，各该作用面22a具有多个电极垫220,220’，其经由多个如焊锡凸块、铜凸块或其它等的导电凸块221以覆晶方式电性连接该线路结构20的线路层201，且该封装材25b可同时包覆该第二电子元件22,22’与该些导电凸块221。
[0119]
此外，至少两第二电子元件22,22’的部分电极垫220’经由该线路结构20及该第一电子元件21相互电性导通，使该第一电子元件21达到电性桥接的目的。例如，该第一电子元件21的数量可依据该第二电子元件22,22’的电性桥接需求调整，如图2f-1至图2f-3所示。
[0120]
另外，该第一电子元件21遮盖其所电性桥接的该第二电子元件22,22’的部分区域，以令该第一电子元件21相对该第二电子元件22,22’的配置位置可对应叠合于该第二电子元件22,22’的电极垫220’的分布密集区域p(如图2f’所示的斜线处)上。例如，于该第二电子元件22,22’作为接点(i/o)的电极垫220,220’的数量较多且密集之处，该第一电子元件21的布线规格为至多2微米的线宽/线距(l/s)(即l/s≦2/2μm)，使该第二电子元件22,22’于该分布密集区域p上布设有多个电性连接该第一电子元件21的电极垫220’。
[0121]
另外，该第一电子元件21的顶表面(即该作用面21a或该非作用面21b)的垂直投影面积a(如图2f’所示的虚线范围)小于其所电性桥接的第二电子元件22,22’的顶表面(即该作用面22a或该非作用面22b)的垂直投影面积a’,a”(即a＜a’，且a＜a”)，如图2f’所示。例如，该第一电子元件21的顶表面的垂直投影面积a为该第二电子元件22,22’的顶表面的垂直投影面积a’,a”的0.01至0.5倍(即a＝0.01a’～0.5a’，且a＝0.01a”～0.5a”)。
[0122]
因此，该第一电子元件21不属于功能芯片，其尺寸(如长宽高)可为可调式，故该第一电子元件21不具特定尺寸，因而可依需求于上述限制条件(即a＝0.01a’～0.5a’，且a＝0.01a”～0.5a”)下任意调整所需尺寸，以提升产品可靠度，例如，经由扩增该第一电子元件21的体积，以减少封装材25a的使用量，进而避免整体结构于封装制程中所遇到的如翘曲(warpage)或其它问题。
[0123]
所述的封装材25b为绝缘材，如聚酰亚胺(polyimide，简称pi)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该线路结构20上。应可理解地，形成该封装材25b的材料可相同或不相同该包覆层25的材料。
[0124]
于本实施例中，可先形成底胶(图略)于该第二电子元件22,22’与该线路结构20之间以包覆该些导电凸块221，再形成该封装材25b以包覆该底胶与该第二电子元件22,22’。
[0125]
如图2g所示，沿如图2f所示的切割路径s进行切单制程，且移除该支撑结构8及其上的保护膜80，以得到电子封装件2。
[0126]
于本实施例中，该电子封装件2定义有第一封装结构2a、第二封装结构2b及第三封装结构2c。
[0127]
所述的第一封装结构2a包含有该布线结构29、功能电子元件23、导电结构24及包覆层25。
[0128]
所述的第二封装结构2b包含有该布线结构26、第一电子元件21、导电结构24’及封装材25a。
[0129]
所述的第三封装结构2c包含有该线路结构20、第二电子元件22,22’及封装材25b。
[0130]
于本实施例中，该电子封装件2进一步将该第二封装结构2b与该第三封装结构2c定义为一具电性桥接结构的电子封装体2’。
[0131]
图3a至图3d为本发明的电子封装件3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于各电子元件的设置顺序及方式，其它制程大致相同，故以下不再赘述相同处。
[0132]
如图3a所示，如同前述图2a至图2b所示的制程，于该承载件9上形成一布线结构26，以于其上形成多个电性连接该布线结构26的导电结构24，且设置具有多个导电体212与绝缘层211的第一电子元件21于该布线结构26的第一侧26a上。接着，形成一封装材25a于该布线结构26的第一侧26a上，以令该封装材25a包覆该第一电子元件21、该些导电体212与该些导电结构24，再经由整平制程，令该封装材25a的上表面齐平该绝缘层211的上表面、该导电结构24的端面与该导电体212的端面，使该绝缘层211的上表面、该导电结构24的端面与该导电体212的端面外露出该封装材25a。
[0133]
如图3b所示，形成一线路结构20于该封装材25a上，且令该线路结构20电性连接该些导电结构24与该导电体212，使该第一电子元件21经由该导电体212电性连接及接地该线路结构20。接着，于该线路结构20上设置多个第二电子元件22,22’及形成多个导电结构24’，再以封装材25b包覆该第二电子元件22,22’与该导电结构24’。
[0134]
于本实施例中，该第二电子元件22,22’经由多个如焊锡凸块、铜凸块或其它等的导电凸块221以覆晶方式电性连接该线路结构20的线路层201，且该封装材25b可同时包覆该第二电子元件22,22’与该些导电凸块221。应可理解地，也可先形成底胶(图略)于该第二电子元件22,22’与该线路结构20之间以包覆该些导电凸块221，再形成该封装材25b以包覆该底胶与该第二电子元件22,22’。
[0135]
此外，至少两第二电子元件22,22’的部分电极垫220’经由该线路结构20及该第一电子元件21相互电性导通，使该第一电子元件21达到电性桥接的目的。
[0136]
另外，该第一电子元件21相对该第二电子元件22,22’的位置可对应该第二电子元
件22,22’的电极垫220’的分布密集区域p(如图2f’所示)。
[0137]
另外，该第一电子元件21的顶表面的垂直投影面积a小于其所电性桥接的第二电子元件22,22’的顶表面的垂直投影面积a’,a”，如图2f’所示。
[0138]
另外，经由调整该第一电子元件21的尺寸，可提升产品可靠度。
[0139]
如图3c所示，形成一布线结构29于该封装材25b上，且令该布线结构29电性连接该些导电结构24’。接着，设置至少一功能电子元件23于该布线结构29上，再以包覆层25包覆该功能电子元件23。
[0140]
于本实施例中，该功能电子元件23的电极垫230经由多个如焊锡凸块、铜凸块或其它等的导电凸块330以覆晶方式电性连接该布线结构29的重布线路层291，且该包覆层25可同时包覆该功能电子元件23与该些导电凸块330。应可理解地，也可先形成底胶(图略)于该功能电子元件23与该布线结构29之间以包覆该些导电凸块330，再形成该包覆层25以包覆该底胶与该功能电子元件23。
[0141]
如图3d所示，沿如图3c所示的切割路径s进行切单制程，且移除该承载板9及其上的离型层90，并依需求移除结合层91，以外露该布线结构26的第二侧26b，以形成该电子封装件3。
[0142]
于本实施例中，形成多个如焊球的导电元件27于该布线结构26的第二侧26b上以电性连接该布线结构26的线路层261，且可依需求形成至少一辅助电子元件28于该布线结构26的第二侧26b上以电性连接该线路层261。
[0143]
此外，该电子封装件3定义有第一封装结构3a、第二封装结构3b及第三封装结构3c。
[0144]
所述的第一封装结构3a包含有该布线结构26、第一电子元件21、导电结构24及封装材25a。
[0145]
所述的第二封装结构3b包含有该线路结构20、第二电子元件22,22’、导电结构24’及封装材25b。
[0146]
所述的第三封装结构3c包含有该布线结构29、功能电子元件23及包覆层25。
[0147]
于本实施例中，该电子封装件3进一步将该第一封装结构3a与该第二封装结构3b定义为一具电性桥接结构的电子封装体3’。
[0148]
图4a至图4d为本发明的电子封装件4的制法的第三实施例的剖面示意图。本实施例与上述实施例的差异在于各电子元件的设置顺序及方式，其它制程大致相同，故以下不再赘述相同处。
[0149]
如图4a所示，如同前述图2a至图2b所示的制程。
[0150]
如图4b所示，形成一布线结构29于包覆层25上，且令该布线结构29电性连接导电结构24与导电体232，使功能电子元件23经由导电体232电性连接及接地该布线结构29。接着，于该布线结构29上设置多个第二电子元件22,22’及形成多个导电结构24’，再以封装材25b包覆该第二电子元件22,22’与该导电结构24’。
[0151]
于本实施例中，该第二电子元件22,22’以其非作用面22b经由胶材423粘固于该布线结构29上，且该第二电子元件22,22’的电极垫220,220’上形成有导电体422，且于该作用面22a上可依需求形成有一绝缘层421，以令该绝缘层421覆盖该些电极垫220,220’与该些导电体422，其中，该导电体422为如焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或
焊线机制作的钉状(stud)，但不限于此。
[0152]
如图4c所示，形成一线路结构20于该封装材25b上，且令该线路结构20电性连接该些导电结构24’与该些第二电子元件22,22’。接着，设置第一电子元件21于该线路结构20上，再以封装材25a包覆该第一电子元件21。
[0153]
于本实施例中，该第一电子元件21经由多个如焊锡凸块、铜凸块或其它等的导电凸块410以覆晶方式电性连接该线路结构20的线路层201，且该封装材25a可同时包覆该第一电子元件21与该些导电凸块410。应可理解地，也可先形成底胶(图略)于该第一电子元件21与该线路结构20之间以包覆该些导电凸块410，再形成该封装材25a以包覆该底胶与该第一电子元件21。
[0154]
此外，至少两第二电子元件22,22’的部分电极垫220’经由该线路结构20及该第一电子元件21相互电性导通，使该第一电子元件21达到电性桥接的目的。
[0155]
另外，该第一电子元件21相对该第二电子元件22,22’的位置可对应该第二电子元件22,22’的电极垫220’的分布密集区域p(如图2f’所示)。
[0156]
另外，该第一电子元件21的顶表面的垂直投影面积a小于其所电性桥接的第二电子元件22,22’的顶表面的垂直投影面积a’,a”，如图2f’所示。
[0157]
另外，经由调整该第一电子元件21的尺寸，可提升产品可靠度。
[0158]
如图4d图所示，沿如图4c所示的切割路径s进行切单制程，且移除该承载板9及其上的离型层90，并依需求移除结合层91，以外露该布线结构26的第二侧26b，以形成该电子封装件4。
[0159]
于本实施例中，形成多个如焊球的导电元件27于该布线结构26的第二侧26b上以电性连接该线路层261上，且可依需求形成至少一辅助电子元件28于该布线结构26的第二侧26b上以电性连接该线路层261。
[0160]
此外，该电子封装件4定义有第一封装结构4a、第二封装结构4b及第三封装结构4c。
[0161]
所述的第一封装结构4a包含有该布线结构26、功能电子元件23、导电结构24及包覆层25。
[0162]
所述的第二封装结构4b包含有该布线结构29、第二电子元件22,22’、导电结构24’及封装材25b。
[0163]
所述的第三封装结构4c包含有该线路结构20、第一电子元件21及封装材25a。
[0164]
于本实施例中，该电子封装件4进一步将该第二封装结构4b与该第三封装结构4c定义为一具电性桥接结构的电子封装体4’。
[0165]
图5a至图5d为本发明的电子封装件5的制法的第四实施例的剖面示意图。本实施例与上述实施例的差异在于各电子元件的设置顺序及方式，其它制程大致相同，故以下不再赘述相同处。
[0166]
如图5a所示，如同前述图2a至图2b所示的制程，于布线结构26的第一侧26a上形成多个电性连接线路层261的导电结构24，且设置具有导电体422的第二电子元件22,22’于该布线结构26的第一侧26a上。接着，形成一封装材25b于该布线结构26的第一侧26a上，以令该封装材25b包覆该第二电子元件22,22’、该些导电体422与该些导电结构24。
[0167]
于本实施例中，该第二电子元件22,22’以其非作用面22b经由胶材423粘固于该布
线结构26的第一侧26a上，该第二电子元件22,22’的电极垫220,220’上形成有导电体422，且于作用面22a上可依需求形成有一绝缘层421，以令该绝缘层421覆盖该些电极垫220,220’与该些导电体422。
[0168]
如图5b所示，形成一线路结构20于该封装材25b上，且令该线路结构20电性连接该些导电结构24与该导电体422，使该第二电子元件22,22’经由该导电体422电性连接及接地该线路结构20。接着，于该线路结构20上设置至少一第一电子元件21及形成多个导电结构24’，再以封装材25a包覆该第一电子元件21与该导电结构24’。
[0169]
于本实施例中，该第一电子元件21经由多个如焊锡凸块、铜凸块或其它等的导电凸块410以覆晶方式电性连接该线路结构20的线路层201，且该封装材25a可同时包覆该第一电子元件21与该些导电凸块410。应可理解地，也可先形成底胶(图略)于该第一电子元件21与该线路结构20之间以包覆该些导电凸块410，再形成该封装材25a以包覆该底胶与该第一电子元件21。
[0170]
此外，至少两第二电子元件22,22’的部分电极垫220’经由该线路结构20及该第一电子元件21相互电性导通，使该第一电子元件21达到电性桥接的目的。
[0171]
另外，该第一电子元件21相对该第二电子元件22,22’的位置可对应该第二电子元件22,22’的电极垫220’的分布密集区域p(如图2f’所示)。
[0172]
另外，该第一电子元件21的顶表面的垂直投影面积a小于其所电性桥接的第二电子元件22,22’的顶表面的垂直投影面积a’,a”，如图2f’所示。
[0173]
另外，经由调整该第一电子元件21的尺寸，可提升产品可靠度。
[0174]
如图5c所示，形成一布线结构29于该封装材25a上，且令该布线结构29电性连接该些导电结构24’。接着，设置至少一功能电子元件23于该布线结构29上，再以包覆层25包覆该功能电子元件23。
[0175]
于本实施例中，该功能电子元件23经由多个如焊锡凸块、铜凸块或其它等的导电凸块330以覆晶方式电性连接该布线结构29的线路层291，且该包覆层25可同时包覆该功能电子元件23与该些导电凸块330。应可理解地，也可先形成底胶(图略)于该功能电子元件23与该布线结构29之间以包覆该些导电凸块330，再形成该包覆层25以包覆该底胶与该功能电子元件23。
[0176]
如图5d图所示，沿如图5c所示的切割路径s进行切单制程，且移除该承载板9及其上的离型层90，并依需求移除结合层91，以外露该布线结构26的第二侧26b，以形成该电子封装件5。
[0177]
于本实施例中，形成多个如焊球的导电元件27于该布线结构26的第二侧26b上以电性连接该线路层261上，且可依需求形成至少一辅助电子元件28于该布线结构26的第二侧26b上以电性连接该线路层261上。
[0178]
此外，该电子封装件5定义有第一封装结构5a、第二封装结构5b及第三封装结构5c。
[0179]
所述的第一封装结构5a包含有该布线结构26、第二电子元件22,22’、导电结构24及封装材25b。
[0180]
所述的第二封装结构5b包含有该线路结构20、第一电子元件21、导电结构24’及封装材25a。
[0181]
所述的第三封装结构5c包含有该布线结构29、功能电子元件23及包覆层25。
[0182]
于本实施例中，该电子封装件5进一步将该第一封装结构5a与该第二封装结构5b定义为一具电性桥接结构的电子封装体5’。
[0183]
图6a及图6b为本发明的电子封装件6,6’的制法的第五实施例的剖面示意图。本实施例与上述实施例的差异在于仅进行具电性桥接结构的电子封装体的相关制程，其它制程大致相同，故以下不再赘述相同处。
[0184]
如图6a所示，于该布线结构26的第一侧26a上形成多个导电结构24、至少一具有多个tsv结构610的第一电子元件21及封装材25a等，且该tsv结构610的端部作为电极垫210。接着，于该封装材25a上形成一线路结构20，以于该线路结构20上设置多个第二电子元件22,22’，再以封装材25b包覆该第二电子元件22,22’。之后，进行切单制程，以形成该电子封装件6。应可理解地，于该线路结构20上复可依需求形成多个导电结构24’，再以封装材25b包覆该导电结构24’。
[0185]
于本实施例中，于该布线结构26的第二侧26b上形成多个如焊球的导电元件27及依需求形成至少一辅助电子元件28。
[0186]
此外，该电子封装件6定义有第一封装结构6a及第二封装结构6b。
[0187]
所述的第一封装结构6a包含有该布线结构26、第一电子元件21、导电结构24及封装材25a。
[0188]
所述的第二封装结构6b包含有该线路结构20、第二电子元件22,22’、导电结构24’及封装材25b。
[0189]
于本实施例中，该电子封装件6进一步将该第一封装结构6a与该第二封装结构6b定义为一具电性桥接结构的电子封装体6c。
[0190]
另外，如图6b所示，于一线路结构20的其中一侧配置多个导电结构24、多个第二电子元件22,22’及封装材25b，而于另一侧配置至少一第一电子元件21及封装材25a(可依需求配置导电结构)。之后，进行切单制程，且于该导电结构24的端面上接触形成多个如焊球的导电元件27，以形成该电子封装件6’。此外，可依需求于该线路结构20上配置至少一强化件68，如无电性功能的虚晶片(dummy die)、无电性功能的柱体、框体与墙体或其它适当结构，以进一步降低发生翘曲(warpage)的风险。
[0191]
于本实施例中，该电子封装件6’定义有第一封装结构6a’及第二封装结构6b’。
[0192]
所述的第一封装结构6a’包含有该第二电子元件22,22’、导电结构24及封装材25b。
[0193]
所述的第二封装结构6b’包含有该线路结构20、第一电子元件21及封装材25a。
[0194]
于本实施例中，该电子封装件6’进一步将该第一封装结构6a’[0195]
与该第二封装结构6b’定义为一具电性桥接结构的电子封装体6c’。
[0196]
因此，本发明的制法中，主要经由该第一电子元件21于该电子封装体2’,3’,4’,5’,6c,6c’中的配置位置对应该第二电子元件22,22’的电极垫220’的分布密集区域p，使该第一电子元件21取代该线路结构20的部分线路层201，以降低用以接置该分布密集区域p的线路层201的rdl布线制程的困难度，故相比于现有技术，本发明能达到高良率及低成本的目的。
[0197]
此外，于该电子封装体2’,3’,4’,5’,6c,6c’中的第二电子元件22,22’与该第一电
子元件21的叠合区域(即该第二电子元件22,22’的电极垫220,220’的局部分布密集区域p)上，经由该第一电子元件21取代该线路结构20的部分rdl形式线路层201，使该线路结构20的线路层201得以维持较高良率的大规格l/s的线路层201(如l/s为10/10微米的线路层201)，也可降低该线路结构20的制作层数(如3层线路层201以下)，故相比于现有技术，本发明的制法能提升该线路结构20(或rdl)的制程良率，使该电子封装件2,3,4,5,6,6’的整体封装结构的制程成本下降。
[0198]
另外，经由该第一电子元件21的尺寸为可调式的设计，以平衡该电子封装件2,3,4,5,6,6’的应力分布，尤其是在三层以上的堆叠型电子封装件2,3,4,5的应力分布问题极为严重，故相比于现有技术，本发明的制法经由调整该第一电子元件21的尺寸能有效避免翘曲的问题，以提升该电子封装件2,3,4,5,6,6’的可靠度。
[0199]
另外，为了进一步提升该电子封装件2,3,4,5,6,6’的可靠度，可在配置有该第一电子元件21的封装结构中，依需求配置至少一强化件68(如图6b所示)，如无电性功能的虚晶片(dummy die)、无电性功能的柱体、框体与墙体或其它适当结构，以进一步降低发生翘曲(warpage)的风险。
[0200]
本发明复提供一种电子封装件2,3,4,5,6,6’，包括：一线路结构20、至少一第一电子元件21、多个第二电子元件22,22’以及至少一封装材25a,25b。
[0201]
所述的线路结构20具有至少一线路层201，其中，该线路结构20定义有相对的第一表面20a与第二表面20b。
[0202]
所述的第一电子元件21设于该线路结构20的第一表面20a上并电性连接该线路层201。
[0203]
所述的第二电子元件22,22’设于该线路结构20的第二表面20b上并电性连接该线路层201，以令该第一电子元件21经由该线路层201电性桥接该多个第二电子元件22,22’的其中两者，其中，该第一电子元件21相对该第一表面20a的垂直投影面积a小于其所电性桥接的各该第二电子元件22,22’相对该第一表面20a的垂直投影面积a’,a”。
[0204]
所述的封装材25a,25b包覆该第一电子元件21及/或第二电子元件22,22’。
[0205]
于一实施例中，该第一电子元件21相对该第一表面20a的垂直投影面积a为该第二电子元件22,22’相对该第一表面20a的垂直投影面积a’,a”的0.01至0.5倍。
[0206]
于一实施例中，该第一电子元件21遮盖其所电性桥接的该第二电子元件22,22’的部分分布密集区域p。例如，该第一电子元件21的线路规格(如电极垫210)为2微米线宽，且该第二电子元件22,22’于部分分布密集区域p上布设有多个电性连接该电极垫210的电极垫220’。
[0207]
于一实施例中，该第一电子元件21为桥接芯片。
[0208]
于一实施例中，该封装材25a,25b上配置一电性连接该线路结构20的封装结构，且该封装结构包含有一布线结构26,29、及至少一结合该布线结构26,29的功能电子元件23。例如，该线路结构20经由导电结构24,24’电性连接该布线结构26,29。
[0209]
综上所述，本发明的电子封装件及其制法，经由该第一电子元件电性桥接多个该第二电子元件，以降低该线路结构的布线制程的困难度，故本发明的电子封装件及其制法能达到高良率及低成本的功效。
[0210]
此外，于该第二电子元件与该第一电子元件的叠合区域上，经由该第一电子元件
取代该线路结构的部分线路层，使该线路结构的线路层得以维持较大l/s规格，且制作层数也能大幅减少，故本发明的电子封装件及其制法能提升该线路结构的制程良率，使该电子封装件的整体封装结构的制程成本下降。
[0211]
另外，经由该第一电子元件的尺寸为可调式的设计，以有效平衡该电子封装件的应力分布，故本发明的电子封装件及其制法调整该第一电子元件的尺寸能有效避免翘曲的问题。
[0212]
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。