半导体结构和形成半导体器件的方法与流程

1.本技术的实施例涉及半导体结构和形成半导体器件的方法。


背景技术：

2.半导体集成电路(ic)行业经历了快速增长。ic材料和设计的技术进步已经产生了几代ic，其中每一代都比前一代具有更小、更复杂的电路。在ic发展的过程中，通常是功能密度(即每个芯片区域的互连器件的数量)增加了，而几何尺寸(即可以使用制造工艺产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。这种按比例缩小也增加了处理和制造ic的复杂性，并且要实现这些进步，需要ic处理和制造中的类似的发展。进步的一个领域在于源极/漏极(s/d)部件和落在s/d部件上的导电部件中。例如，如何形成s/d部件能够减小s/d部件和导电部件之间的串联电阻。


技术实现要素：

3.根据本技术的实施例，提供了一种半导体结构，包括：n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)，位于衬底上方，其中，n型外延源极/漏极部件(nepi)的顶面低于p型外延源极/漏极部件(pepi)的顶面；金属化合物部件，设置在n型外延源极/漏极部件(nepi)的顶面和p型外延源极/漏极部件(pepi)的顶面上；接触部件，设置在金属化合物部件上并且在n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)两者上方；以及通孔结构，设置在接触部件上方和n型外延源极/漏极部件(nepi)上方，其中，通孔结构部分地位于接触部件中。
4.根据本技术的另一个实施例，提供了一种半导体结构，包括：第一鳍部结构和第二鳍部结构，位于衬底上方；n型外延源极/漏极部件(nepi)，生长在第一鳍部结构的凹进的部分上，其中，n型外延源极/漏极部件(nepi)的高度比在n型外延源极/漏极部件(nepi)的最宽部分处所测量的n型外延源极/漏极部件(nepi)的临界尺寸(cd)大出至少1.5倍；p型外延源极/漏极部件(pepi)，生长在第二鳍部结构的凹进的部分上，其中，p型外延源极/漏极部件(pepi)的最上表面高于n型外延源极/漏极部件(nepi)的最上表面；介电鳍部，位于衬底上方并且位于n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)之间，其中，n型外延源极/漏极部件(nepi)和介电鳍部之间的最短水平距离大于p型外延源极/漏极部件(pepi)和介电鳍部之间的最短水平距离；金属化合物部件，设置在n型外延源极/漏极部件(nepi)、p型外延源极/漏极部件(pepi)、和介电鳍部上方；接触部件，设置在金属化合物部件上；以及通孔结构，设置在接触部件上方并且在n型外延源极/漏极部件(nepi)正上方，其中，通孔结构部分地延伸至接触部件中。
5.根据本技术的又一个实施例，提供了一种形成半导体器件的方法，包括：提供具有衬底的结构、位于衬底上方的隔离结构、从衬底延伸并且凸出于隔离结构之上的第一半导体鳍部和第二半导体鳍部、从隔离结构以及第一半导体鳍部和第二半导体鳍部之间延伸的
介电鳍部、以及分别位于第一半导体鳍部和第二半导体鳍部的侧壁上的第一介电间隔件和第二介电间隔件；形成第一蚀刻掩模，第一蚀刻掩模覆盖第二半导体鳍部和第二介电间隔件，并且暴露第一半导体鳍部和第一介电间隔件；通过第一蚀刻掩模来蚀刻第一半导体鳍部和第一介电间隔件，获得第一半导体鳍部的凹进的部分，其中，第一介电间隔件的所剩部分具有第一高度；在第一半导体鳍部的凹进的部分上外延地生长n型源极/漏极部件，其中，n型源极/漏极部件的最上表面比第一半导体鳍部的最上表面高出第一升高高度；去除第一蚀刻掩模；形成第二蚀刻掩模，第二蚀刻掩模覆盖n型源极/漏极部件、第一半导体鳍部、和第一介电间隔件的所剩部分，并且暴露第二半导体鳍部和第二介电间隔件；通过第二蚀刻掩模来蚀刻第二半导体鳍部和第二介电间隔件，获得第二半导体鳍部的凹进的部分，其中，第二介电间隔件的所剩部分具有第二高度，第二高度大于第一高度；以及在第二半导体鳍部的凹进的部分上外延地生长p型源极/漏极部件，其中，p型源极/漏极部件的最上表面比第二半导体鳍部的最上表面高出第二升高高度，第二升高高度大于第一升高高度。
6.根据本技术的实施例，还提供了用于提高接触件质量的源极/漏极epi结构。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a示出了根据本发明的实施例的在制造阶段中的部分的半导体器件的透视图；
9.图1b-1、图1b-2、图1b-3、和图1b-4示出了根据本发明的实施例的在制造阶段中的部分的位于s/d区中并且沿着图1a中的bb线的图1a的半导体器件的截面图；
10.图1c和图1d示出了根据本发明的实施例的在制造阶段中的部分的图1a的半导体器件和分别沿着图1a中的c-c线和d-d线的截面图；
11.图2a和图2b示出了根据本发明的实施例的形成半导体器件的方法的流程图；
12.图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、和图21是根据本发明的实施例的在根据图2a-图2b中的方法的各种制造阶段期间，沿着图1a中的b-b线的图1a的半导体器件的一部分的截面图；
13.图22和图23示出了根据本发明的实施例的分别用于形成nepi和pepi的一些工艺条件。
具体实施方式
14.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
15.而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之
上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“大约”、“近似”等描述数字或者数字范围时，基于本文所公开的具体技术根据本领域技术人员的知识，该术语涵盖所描述数字的某些变化(例如 /-10％或者其他变化)以内的数字，除非另有说明。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
16.本技术涉及半导体制造工艺及其结构，并且更具体地涉及提供外延生长的源极/漏极(s/d)结构，其在s/d接触件和通孔的形成工艺期间，使得在其上形成的金属化合物部件(例如硅化物)的完整性得以保持。外延生长的s/d结构也称为epi结构。在先进的技术节点中，一些晶体管形成在单个鳍部上方(即，具有在单个半导体鳍部上形成的沟道、源极、和漏极)。这些器件通常所具有的n型源极/漏极epi结构(nepi)比p型源极/漏极epi结构(pepi)和原始鳍部高得多。由于nepi结构较高，因此形成在nepi正上方的金属化合物部件(例如tisi)也高于形成在pepi正上方的对应的金属化合物部件。当形成s/d接触通孔(即落在s/d接触件上的通孔)时，通孔可能形成为非常接近nepi上的金属化合物部件。这可能会导致问题。例如，在s/d接触通孔的形成期间，诸如氟的一些化学元素可能会扩散至金属化合物部件中，从而不利地增加金属化合物部件的电阻率。本发明的目的是解决上述问题和与先进的技术节点中的单个鳍部epi结构相关联的其他问题。本发明的这些和其他方面将参考描绘了单个鳍部finfet的结构及其形成工艺的图1a-图21进行进一步讨论。本领域普通技术人员应该理解的是，所公开的结构和方法可以应用于其他类型的器件，例如gaa(全环珊)器件(例如gaa纳米线或者gaa纳米片器件)。
17.图1a示出了根据本发明的实施例的在制造阶段中的部分的半导体器件100的透视图。图1b-1、图1b-2、图1b-3、和图1b-4示出了根据一些实施例的沿着图1a的b-b线的部分的半导体器件100的截面图。图1c和图1d示出了根据一个实施例的分别沿着图1a的c-c线和d-d线的部分的半导体器件100的截面图。提供半导体器件100(或者器件100)是出于说明的目的，并且不必将本发明的实施例限制为任何数量的器件、任何数量的区域、或者任何结构或者区域的配置。另外，器件100可以是在ic或者其一部分的处理期间所制造的中间器件或者结构，其可以包括：静态随机存取存储器(sram)和/或逻辑电路；无源组件，例如电阻器、电容器、和电感器；以及有源组件，例如p型场效应晶体管(pfet)、n型fet(nfet)、诸如finfet的多栅极fet、gaa器件、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元、及其组合。
18.总体上参考图1a、图1b-1、图1c、和图1d，在所描绘的实施例中，器件100包括具有nmosfet(例如nmos finfet)和pmosfet(例如pmos finfet)两者的cmos晶体管。器件100包括衬底102和在其中或者其上所形成的各种特征。器件100还包括从衬底102延伸的半导体鳍部(或者简单地，鳍部)103。鳍部103的下部由隔离结构105分隔开。器件100还包括邻接鳍部103的沟道区的栅极堆叠件(或者栅极结构)106，和位于鳍部103的凹进部分上方和栅极堆叠件106的两侧上的s/d部件104。nmosfet的s/d部件标识为104n，而pmosfet的s/d部件标识为104p。器件100还包括位于栅极堆叠件106的侧壁上的栅极间隔件108，和位于鳍部103的侧壁上的鳍部侧壁(fsw)间隔件107。用于nmosfet的鳍部103的侧壁上的fsw间隔件107标
识为107n，而用于pmosfet的鳍部103的侧壁上的fsw间隔件107标识为107p。在所描绘的实施例中，fsw间隔件107n和107p设置在隔离结构105的顶面上，并且fsw间隔件107n短于fsw间隔件107p。nmosfet和pmosfet的沟道区以及s/d部件104n和104p由部分地延伸至隔离结构105中的介电鳍部111隔离开。器件100还包括一个或者多个介电层，例如，位于栅极间隔件108和s/d部件104上方的接触蚀刻停止层(cesl)110，位于cesl110上方并且填充在相邻的栅极间隔件108之间的间隙中的介电层(或者层间介电层或者ild)112，和设置在ild112上的其他介电层134、136、和138。为了简单起见，介电层110、112、134、136、和138在图1a中总括地示出为虚线块。器件100可以包括在图1a中未示出的其他特征。参考图1b-1，器件100还包括在s/d部件104n和104p以及介电鳍部111上方形成的金属化合物部件128。在一个实施例中，金属化合物部件128包括硅化物，例如硅化钛。在金属化合物部件128上方，器件100还包括阻挡层127和129、s/d接触件130、和s/d接触通孔插塞140。器件100的各种特征(或者组件)在下面进行进一步描述。
19.在本实施例中，衬底102是硅(si)衬底。在可替代的实施例中，衬底102包括其他元素半导体，例如：锗(ge)；化合物半导体，例如碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)、和磷化铟(inp)；或者合金半导体，例如碳化硅锗(sigec)、磷化砷化镓(gaasp)、和磷化铟镓(gainp)。在实施例中，衬底102可以包括绝缘体上的硅(soi)衬底，进行应变和/或应力化用以提高性能，包括外延区、掺杂区，和/或包括其他合适的特征和层。
20.鳍部103包括诸如硅或者硅锗的半导体材料的一层或者多层。在一些实施例(例如用于gaa晶体管的实施例)中，鳍部103包括一个在另一个上方交替地堆叠的半导体材料的多层，例如，具有交替地堆叠的硅的多层和硅锗的多层。在本实施例中，如图1a和图1b-1所示，每个鳍部103包括位于衬底102上方的基部103a和位于基部103a上方的上部103b。在一个实施例中，基部103a直接连接至衬底102，而上部103b直接连接至基部103a。在一个实施例中，基部103a包括与衬底102相同的材料，而上部103b包括与基部103a不同的材料。例如，基部103a包括硅，而上部103b包括硅锗或者磷掺杂的硅。在一个实施例中，上部103b的底面大约与隔离结构105的顶面平齐。每个鳍部103具有例如约40nm至约80nm的高度h1。各个源极/漏极区中的上部103b是凹进的(上部103b的该部分称为凹进的上部103b)，并且低于沟道区中的上部103b。s/d部件104n和104p设置在凹进的上部103b上。位于s/d部件104p下方的凹进的上部103b高于位于s/d部件104n下方的凹进的上部103b。鳍部103可以通过任何合适的方法来图案化。例如，鳍部103可以使用一种或者多种包括双重图案化工艺或者多重图案化工艺的光刻工艺来图案化。通常，双重图案化或者多重图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方，并且使用光刻工艺进行图案化。间隔件使用自对准工艺形成在图案化的牺牲层旁边。然后去除牺牲层，然后所剩的间隔件或者心轴可以用作掩模元件用以图案化鳍部103。例如，掩膜元件可以用于将凹进蚀刻至衬底102之上或者之中的半导体层中，将鳍部103保留在衬底102上。
21.s/d部件104(104n和104p)可以包括外延半导体材料，例如用以施加适当应力并且增强器件100的性能。在本实施例中，s/d部件104n包括外延地生长的硅，其掺杂有一种或者多种n型掺杂剂，例如砷(as)或者磷(p)；而s/d部件104p包括外延地生长的硅锗(sige)合金，其掺杂有一种或者多种p型掺杂剂，例如硼(b)或者铟(in)。在本实施例中，s/d部件104n
和104p中的每一个都生长在单个鳍部103上。这对于诸如sram单元的小型器件来说是有利的，可以进一步增加器件密度。在一个实施方式中，通过将凹进蚀刻至鳍部103中并且在其上外延地生长si或者sige，来形成s/d部件104n和104p。另外，s/d部件104n和104p中的每一个可以包括多层。s/d部件104n具有条形形状，其中其高度大于其临界尺寸(cd，其是s/d部件的最宽部分的宽度)。s/d部件104p具有菱形形状。
22.参考图1b-2、图1b-3、和图1c(为了简单起见，在这些图中并未示出所有特征)，s/d部件104n的最上表面比鳍部103(鳍部103的未凹进部分，或者鳍部103的位于栅极106下方的部分)的最上表面高尺寸h5。该尺寸称为升高高度(rh)。参考图1b-2、图1b-4、和图1d(为了简单起见，在这些图中并未示出所有特征)，s/d部件104p的最上表面比鳍部103(鳍部103的未凹进部分，或者鳍部103的位于栅极106下方的部分)的最上表面高尺寸h6。换句话说，s/d部件104p具有升高高度h6。在本实施例中，h6大于h5。在一个实施例中，h6大于h5约2nm或者更多。在另一个实施例中，h6约为h5的两倍。在一个实施例中，升高高度h5在约0nm至约5nm的范围内，例如在约0nm至约2nm的范围内，而升高高度h6在约2nm至约10nm的范围内。升高高度h5和h6中所具有的上述差异，确保了位于s/d部件104n正上方的金属化合物128的部分低于位于s/d部件104p正上方的金属化合物部件128的部分(参见图1b-1)。并且，其进一步确保了s/d接触通孔插塞140和s/d部件104n之间的足够的间隙(图1b-1中的尺寸h4)，从而使得金属化合物部件128不会受到通孔插塞140的形成的不利影响。在一个实施例中，尺寸h4为约5nm至约35nm，这足以在通孔插塞140的形成期间保护金属化合物部件128。例如，形成通孔插塞140的一种方法涉及使用wf6或者wcl5进行化学气相沉积。在这种情况下，在通孔插塞140的形成期间释放的化学元素(例如氟或者氯)将不会扩散至金属化合物部件128中，从而保持金属化合物部件128的质量。如果尺寸h4太小(例如小于5nm)，则在通孔插塞140的形成期间释放的化学元素(例如氟)可能扩散至金属化合物部件128中，并且不利地增加金属化合物部件128的电阻率。如果h4太大(大于35nm)，则将不必要地增加ild112的厚度和器件100的垂直尺寸。这还将增加s/d接触件130的厚度，这可能不利地增加其电阻。值得注意的是，在本实施例中，用于nmosfet和用于pmosfet的栅极106下方的鳍部103的最上表面基本共面。因此，升高高度h5和h6的差异也是s/d部件104n和104p的顶面的差异。换句话说，s/d部件104p的最上表面比s/d部件104n的最上表面高(h6-h5)的量。另外，在nmosfet和pmosfet是gaa晶体管的情况下，鳍部103的最上表面是相应的gaa晶体管中的沟道层的最上表面。因此，升高高度h5和h6的差异的以上讨论同样适用于具有gaa晶体管的实施例。
23.参考图1b-2，在本实施例中，s/d部件104n比s/d部件104p具有更大的epi体积。在一个实施例中，s/d部件104n具有条形，其中其高度h1比其临界尺寸(cd)w1大出约1.5倍至2倍。(110)si小平面保持为沿着“x”方向。s/d部件104p具有菱形形状，其具有w2的cd。在本实施例中，w2大于w1。因此，s/d部件104n与最近的介电鳍部111之间的最短水平距离d1大于s/d部件104p与相同的介电鳍部111或者另一个最近的介电鳍部111之间的最短水平距离d2(参见图1b-1)。当在鳍部103的最上表面以下1nm处进行测量时，s/d部件104n具有宽度w3，而s/d部件104p具有宽度w4。s/d部件104n和104p在该平面上的表面也称为相应的s/d部件104n和104p的压板。宽度w3也是s/d部件104n的压板的宽度，而宽度w4也是s/d部件104p的压板的宽度。在一个实施例中，宽度w4小于宽度w3。s/d部件104n和104p的压板设计成较大，使得用于s/d接触件130的着落面积可以较大(用于减小s/d接触件130的串联电阻)。另外，
在本实施例中，宽度w4比宽度w2小约2倍至4倍(因此呈菱形)。例如，宽度w4可以在约10nm至约20nm的范围内，而宽度w2可以在约30nm至约60nm的范围内。在一个实施例中，s/d部件104p在顶部保持(111)晶面，用以增加接触着落面积并且减小s/d接触电阻。fsw间隔件107n(参见图1b-1)具有h7的高度。fsw间隔件107p(参见图1b-1)具有h8的高度。在一个实施例中，h8比h7大4倍至8倍。例如，h8可以是约10nm至约30nm，而h7可以是约2nm至约5nm。高度h7和h8是确定s/d部件104n和104p的轮廓(例如其体积和高度)的一部分因素。
24.参考图1b-3，s/d部件104n包括多层。在所描绘的实施例中，s/d部件104n包括层104n-1、104n-2、104n-3、和104n-4。层104n-1是用于后续的层104n-2的晶种层。层104n-1可以包括单层或者多层，并且可以包括si、si:as、si:p、或者其他合适的材料。例如，层104n-1可以包括si:as，其中si中的as掺杂剂浓度可以在约5e10
20
原子/cm3至约2e10
21
原子/cm3的范围。对于另一个示例，层104n-1可以包括si:p，其中si中的p掺杂剂浓度可以在约1e10
20
原子/cm3至约8e10
20
原子/cm3的范围。在本实施例中，层104n-2包括si:p，其中si中的p掺杂剂浓度可以在约1e10
21
原子/cm3至约2e10
21
原子/cm3的范围，并且层104n-3包括si:p，其中si中的p掺杂剂浓度可以在约1e10
21
原子/cm3至约5e10
21
原子/cm3的范围。在本实施例中，层104n-4包括掺杂有p的sige，以保护s/d部件104n使其例如不受ge向外扩散的影响。在一个实施例中，层104n-4包括掺杂有p的sige，其中sige中的ge原子％为约1％至5％，并且sige中的p掺杂剂浓度可以在约1e10
21
原子/cm3至约2e10
21
原子/cm3的范围。在一个实施例中，层104n-1具有约3nm至约10nm的厚度，层104n-2具有约10nm至约30nm的厚度，层104n-3具有约10nm至约20nm的厚度，以及层104n-4具有约3nm至约10nm的厚度。上面讨论的层厚度、材料成分、和掺杂剂浓度设计成用以改善s/d部件104n的轮廓(例如形成为条形，具有较大体积等)，并且提高s/d部件104n的导电性和性能。
25.参考图1b-4，s/d部件104p包括多层。在所描绘的实施例中，s/d部件104p包括层104p-1、104p-2、104p-3、和104p-4。层104p-1是用于后续的层104p-2的晶种层。层104p-1可以包括单层或者多层，并且可以包括si、sige、掺杂有硼的sige、或者其他合适的材料。例如，层104p-1可以包括sige:b，其中sige中的ge原子％可以在约20％至约40％的范围，并且sige中的b掺杂剂浓度可以在约1e10
20
至约5e10
20
原子/cm3的范围。在本实施例中，层104p-2包括掺杂有b的梯度sige，其中随着sige的厚度的增加，sige中的ge原子％从约30％至约45％逐渐增加，并且sige中的b掺杂剂浓度可以在约1e10
20
原子/cm3至约1e10
21
原子/cm3的范围。在本实施例中，层104p-3包括掺杂有b的相对恒定的sige，其中sige中的ge原子％在约35％至约65％的范围内，并且随着层的厚度的增加而基本保持恒定，并且其中sige中的b掺杂剂浓度可以在约1e10
21
原子/cm3至约3e10
21
原子/cm3的范围。在本实施例中，层104p-4包括掺杂有b的sige，以保护s/d部件104p使其例如不受ge向外扩散的影响，以及防止b堆积。在一个实施例中，层104p-4包括掺杂有b的sige，其中随着sige的厚度的增加，sige中的ge原子％从约65％至40％逐渐减小，并且sige中的b掺杂剂浓度可以在约1e10
21
原子/cm3至约2e10
21
原子/cm3的范围。在一个实施例中，层104p-1具有约5nm至约20nm的厚度，层104p-2具有约10nm至约30nm的厚度，层104p-3具有约5nm至约25nm的厚度，层104p-4具有约2nm至约10nm的厚度。上面讨论的层厚度、材料成分、和掺杂剂浓度设计成用以改善s/d部件104p的轮廓(例如形成为菱形，具有较大的压板等)，并且提高s/d部件104p的导电性和性能。
26.参考图1a和图1b-1，隔离结构105可以包括氧化硅(sio2)、氮化硅(si3n4)、氧氮化
硅(sion)、氟化物掺杂的硅酸盐玻璃(fsg)、低k介电材料、和/或其他合适的绝缘材料。在一个实施例中，隔离结构105是通过以下方式来形成：在衬底102之中或者之上蚀刻沟槽(例如，作为形成鳍部103的工艺的一部分)，用绝缘材料填充沟槽，并且对绝缘材料实施化学机械平坦化(cmp)工艺和/或回蚀工艺，保留所剩的绝缘材料作为隔离结构105。其他类型的隔离结构也可能适用，例如场氧化和硅的local氧化(locos)。隔离结构105可以包括多层结构，例如，具有在衬底102和鳍部103的表面上的一个或者多个衬垫层，以及位于一个或者多个衬垫层上方的主隔离层。
27.参考图1a、图1c、和图1d，栅极堆叠件106包括多层结构。例如，参考图1c，栅极堆叠件106可以包括介电界面层(未示出)、位于介电界面层上方的栅极介电层106a(例如具有sio2)、以及位于栅极介电层106a上方的栅极电极层106b。在一个实施例中，栅极堆叠件106包括所谓的“高k金属栅极”，其可以包括高k栅极介电层106a、位于高k栅极介电层上方的功函金属层(栅极电极层106b的一部分)、以及位于功函金属层上方的体金属层(栅极电极层106b的另一部分)。栅极堆叠件106可以包括诸如覆盖层和阻挡层的附加层。在各种实施例中，介电界面层可以包括诸如氧化硅(sio2)或者氧氮化硅(sion)的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ald)、化学气相沉积(cvd)、和/或其他合适的方法来形成。高k栅极介电层可以包括氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、氧化钛(tio2)、氧化钇(y2o3)、钛酸锶(srtio3)、其他合适的金属氧化物、或其组合；并且可以通过ald和/或其他合适的方法来形成。功函金属层可以包括n型或者p型功函数元。n型功函金属可以包括具有足够低的有效功函的金属，例如钛、铝、碳化钽、氮化钽碳、氮化钽硅、或其组合。p型功函金属可以包括具有足够大的有效功函的金属，例如氮化钛、氮化钽、钌、钼、钨、铂、或其组合。功函金属可以通过cvd、pvd、和/或其他合适的工艺来沉积。栅极电极层可以包括多晶硅或者诸如铝(al)、钨(w)、钴(co)、铜(cu)的金属，和/或其他合适的材料；并且可以使用镀敷、cvd、pvd、或者其他合适的工艺来沉积。栅极堆叠件106可以通过包括先栅极工艺和后栅极工艺的任何合适的工艺来形成。在先栅工艺中，在形成s/d部件104之前，各种材料层进行沉积和图案化，以成为栅极堆叠件106。在后栅极工艺(也称为栅极替换工艺)中，牺牲(或者临时)栅极结构首先形成。然后，在形成s/d部件104之后，牺牲栅极结构去除并且由栅极堆叠件106替代。在图1a所描绘的实施例中，nmosfet和pmosfet共享公共栅极堆叠件106。在可替代的实施例中，nmosfet和pmosfet具有其自己的栅极堆叠件106，并且不共享公共栅极堆叠件。
28.参考图1a和图1b-1，鳍部侧壁间隔件107和栅极间隔件108中的每一个可以是单层或者多层结构。在一些实施例中，间隔件107和108中的每一个包括介电材料，例如氧化硅(sio2)、氮化硅(si3n4)、氧氮化硅(sion)、其他介电材料、或其组合。在一个示例中，间隔件107和108是通过以下方式形成：在包括栅极堆叠件106和鳍部103的器件100上方沉积第一介电层(例如，具有基本上均匀的厚度的sio2层)作为衬垫层，并且第二介电层(例如si3n4层)作为第一介电层上方的主要d形间隔件，然后各向异性地蚀刻以去除部分介电层，以形成间隔件107和108。另外，可以在生长s/d部件104之前、在将凹进形成至鳍部103中的蚀刻工艺期间，鳍部侧壁间隔件107可以部分地去除。在一些实施例中，鳍部侧壁间隔件107可以通过这样的蚀刻工艺完全地去除。
29.在本实施例中，介电鳍部111包括介电材料的多层，例如层111a、111b、和111c。例
如，层111a可以包括氮化硅。例如，层111b可以包括低k介电材料，例如包括si、o、n、和c的介电材料。示例性低k介电材料包括fsg、碳掺杂的氧化硅、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、bcb、聚酰亚胺、或其组合。低k介电材料通常是指具有低介电常数的介电材料，例如，其介电常数低于氧化硅的介电常数(k≈3.9)。例如，层111c可以包括氧化硅、氮化硅、氧氮化硅、正硅酸四乙酯(teos)形成的氧化物、psg、bpsg、低k介电材料、其他合适的介电材料、或其组合。介电鳍部111可以使用cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法、或其组合来沉积。
30.cesl110可以包括氮化硅(si3n4)、氧氮化硅(sion)、具有氧(o)或者碳(c)元素的氮化硅、和/或其他材料。cesl110可以通过等离子体增强cvd(pecvd)工艺和/或其他合适的沉积或者氧化工艺来形成。cesl110覆盖s/d部件104和介电鳍部111的外表面、间隔件107和108的侧壁、以及隔离结构105的顶面。
31.ild112可以包括诸如teos形成的氧化物、未掺杂的硅酸盐玻璃、或者诸如硼磷硅酸盐玻璃(bpsg)、氟掺杂的硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)的掺杂的硅氧化物，和/或其他合适的介电材料的材料。介电层112可以通过pecvd工艺、可流动cvd(fcvd)工艺、或者其他合适的沉积技术来沉积。在一个实施例中，cesl110作为保形层沉积在衬底102上方，覆盖其上的各种结构，并且介电层112沉积在cesl110上方，以填充栅极堆叠件106之间的沟槽。在一个实施例中，介电层134和138可以包括与ild112相同的材料，而介电层136可以包括与层134和138中的材料不同的材料。例如，层134和138可以包括氧化硅，而层136可以包括氮化硅。
32.金属化合物部件128可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化锗铂镍(niptgesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)、锗硅化钛(tisige)、锗硅化镍(nisige)、锗硅化镍铂(niptsige)、锗硅化镱(ybsige)、锗硅化铂(ptsige)、锗硅化铱(irsige)、锗硅化铒(ersige)、锗硅化钴(cosige)、或者其他合适的化合物。在一个实施例中，导电阻挡层127包括氮化硅钛(tisin)，并且导电阻挡层129包括氮化钛(tin)。可替代地，导电阻挡层127和129中的每一个可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)，或者诸如氮化钛(tin)、氮化硅酸钛(tisin)、氮化铝钛(tialn)、氮化钨(wn)、氮化钽(tan)的导电氮化物，或其组合。在实施例中，s/d接触件130可以包括钨(w)、钴(co)、铜(cu)、其他金属、金属氮化物、或其组合。在实施例中，通孔插塞140可以包括钨(w)、碳化钨(wc)、钴(co)、其他金属、金属氮化物、或其组合。在一个实施例中，s/d接触件130的厚度h2为约20nm至约40nm，并且通孔插塞140部分地延伸至s/d接触件130中的深度h3为约5nm至约15nm。另外，延伸至s/d接触件130中的通孔插塞140的底部具有圆形形状，从而使通孔插塞140具有锚定形状的总体轮廓。通孔插塞140的深度h3和圆形的底部轮廓确保了通孔插塞140与s/d接触件130具有较大的接触表面，以减小电阻。
33.图2a-图2b示出了根据本发明的各个方面的形成半导体器件100的实施例的方法10的流程图。方法10仅是示例，并且并不旨在将本发明内容限制在权利要求中明确记载的范围之外。可以在方法10之前、期间、和之后提供其他操作，并且对于该方法的其他实施例，可以替换、取消、或者重新定位所描述的一些操作。方法10在下面结合图3-图21进行描述，图3-图21是沿着图1a的b-b线的在制造工艺的各个阶段的半导体器件100的截面图。
34.在操作12，方法10(图2a)提供了如图3所示的器件100的结构。参考图3，器件100包括衬底102和形成在衬底102之中或者之上的各种特征。器件100包括由隔离结构105分隔开的一个或者多个半导体鳍部103。每个鳍部103包括基部103a和上部103b。在一个实施例中，对于nmosfet而言，基部103a和上部103b都包括硅，而对于pmosfet而言，基部103a包括硅，而上部103b包括硅锗。器件100还包括位于鳍部103的侧壁上的鳍部侧壁(fsw)间隔件107。在图3所描绘的实施例中，fsw间隔件107包括多层107a和107b。例如，层107a可以包括氮化硅，而层107b可以包括氧碳氮化硅、碳氮化硅、或者二氧化硅。器件100还包括介电鳍部111。每个介电鳍部111包括多个介电层，例如介电层111a、111b、和111c。介电鳍部111的材料已在前面讨论过。介电鳍部111部分地延伸至隔离结构105中，并且设置在两个相邻的鳍部103之间。在一个实施例中，介电鳍部111是通过以下方法形成，其包括：形成覆盖鳍部103的顶面和侧壁的牺牲层，在相邻鳍部103上的牺牲层的部分之间部分地蚀刻隔离结构105，在相邻鳍部103上的牺牲层的部分之间沉积介电层111a、111b、和111c，并且去除牺牲层。介电层111a、111b、和111c可以使用ald、cvd、pvd、或者其他合适的方法来沉积。虽然在图3中未示出，但是器件100还包括与鳍部103的沟道区相邻的栅极堆叠件(或者栅极结构)106，以及位于栅极堆叠件106的侧壁上的栅极间隔件108(参见图1a)。在一个实施例中，栅极堆叠件106是牺牲结构，其在本实施例中的后续工艺中将由高k金属栅极堆叠件替代。牺牲栅极堆叠件106可以包括牺牲栅极介电层106a(例如氧化硅)和牺牲栅极电极层106b(例如多晶硅)。各种组件102、103、105、106、107、108、和111已经参考图1a进行了讨论。
35.在操作14，方法10(图2a)在nmos区中蚀刻鳍部103(特别是上部103b)，以形成s/d沟槽150n，例如图4所示。这可能涉及多个工艺，包括光刻和蚀刻工艺。例如，操作14可以形成蚀刻掩模290，该蚀刻掩模290覆盖用于pmos的区域，并且暴露用于nmos的区域，例如图4所示。掩模290包括与鳍部103和fsw间隔件107的材料不同的材料，以在随后的蚀刻期间实现蚀刻选择性。例如，掩模290可以包括抗蚀剂材料(因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，掩模290具有多层结构，例如设置在抗反射涂覆(arc)层上方的抗蚀剂层。本发明考虑用于掩模290的其他材料，只要实现上述蚀刻选择性即可。在一些实施例中，操作14包括光刻工艺，该光刻工艺包括：在器件100上方形成抗蚀剂层(例如通过旋涂)，实施预曝光烘烤工艺，使用光刻掩模实施曝光工艺，实施后曝光烘烤工艺，以及在显影液中显影曝光的抗蚀剂层。在显影之后，图案化的抗蚀剂层(例如图案化的掩模290)包括与光刻掩模相对应的抗蚀剂图案。可替代地，曝光工艺可以通过诸如无掩模光刻、电子束写入、离子束写入、或其组合的其他方法来实施或者替代。
36.在蚀刻掩模290就位的情况下，操作14在nmos s/d区中蚀刻鳍部103，以使其凹进(在图4中用虚线示出了原始的未凹进的鳍部，这也是栅极堆叠件106下方的鳍部)。nmos s/d区中的鳍部103的凹进的上部103b称为103b’。蚀刻工艺还使fsw间隔件107部分地凹进。在nmos区中凹进的fsw间隔件107称为107n。fsw间隔件107n凹进至高度h7(参见图1b-2)。fsw间隔件107n的顶面高于s/d沟槽150n的底面。在本实施例中，s/d沟槽150n的底面位于隔离结构105的顶面之上，因此，s/d沟槽150n的底面和侧壁表面位于半导体鳍部103的上部103b内。在可替代的实施例中，s/d沟槽150n的底面可以在隔离结构105的顶面下方延伸。操作14可以应用干蚀刻、湿蚀刻、或其组合。在蚀刻工艺完成之后，操作14可以对s/d沟槽150n实施清洁工艺，用以为后续的外延生长工艺做准备。例如，清洁工艺可以使用具有氩气、nf3、nh3、
或其组合的感应耦合等离子体。在一个实施例中，清洁工艺实施为在室温(例如25℃)至约250℃的范围内的温度t0下，并且持续时间t0至t1为约80秒至约400秒，如图22所示。
37.在操作16，方法10(图2a)在沟槽150n中外延地生长s/d部件104n。这涉及多个步骤，以生长s/d部件104n的多个层(104n-1、104n-2、104n-3、和104n-4)，这将在下面参考图5-图7和图22进行讨论。图22示出了用于操作16中工艺的各步骤的持续时间和温度。
38.如图5所示，层104n-1生长在s/d沟槽150n中的鳍部103的凹进的上部103b’上。在一个实施例中，操作16包括利用诸如二氯硅烷(dcs)、ash3、hcl、和/或其他合适的气体的前体、并且在约100torr至约600torr的压力下，来沉积晶种层作为层104n-1。另外，沉积实施为在约600℃至约700℃的范围内的温度t1下，并且持续时间t1至t2为约100秒至约400秒，如图22所示。然后，操作16例如使用hcl、并且在约100torr至约500torr的压力下，对所沉积的晶种层实施蚀刻工艺。另外，蚀刻实施为在约650℃至约750℃的范围内的温度t2下，并且持续时间t2至t3为约10秒至约80秒，如图22所示。通过上述沉积和蚀刻，层104n-1生长至约3nm至约10nm的厚度。在一个实施例中，层104n-1包括si:as，其中si中的as掺杂剂浓度可以在约5e10
20
原子/cm3至约2e10
21
原子/cm3的范围。在另一个实施例中，层104n-1包括si:p，其中si中的p掺杂剂浓度可以在约1e10
20
原子/cm3至约8e10
20
原子/cm3的范围。
39.如图6所示，层104n-2和104n-3生长在层104n-1上。在一个实施例中，操作16包括利用诸如sih4、ph3、hcl、和/或其他合适的气体的前体、并且在约100torr至约600torr的压力下，来沉积层104n-2和104n-3。使用ph3和sih4的组合来增加层104n-2和104n-3中的p掺杂，用以增强性能。另外，沉积实施为在约600℃至约700℃的范围内的温度t3下，并且持续时间t3至t4为约50秒至约300秒，如图22所示。然后，操作16例如使用hcl、sih4、和/或其他合适的蚀刻剂、并且在约100torr至约500torr的压力下，对所沉积的层实施蚀刻工艺。另外，蚀刻实施为在约600℃至约700℃的范围内的温度t3下，并且持续时间t4至t5为约10秒至约80秒。通过上述沉积和蚀刻，层104n-2生长至约10nm至约30nm的厚度，并且层104n-3生长至约10nm至约20nm的厚度。在一个实施例中，层104n-2包括si:p，其中si中的p掺杂剂浓度可以在约1e10
21
原子/cm3至约2e10
21
原子/cm3的范围，并且层104n-3包括si:p，其中si中的p掺杂剂浓度可以在约1e10
21
至约5e10
21
原子/cm3的范围。
40.如图7所示，层104n-4生长在层104n-3上。在一个实施例中，操作16包括利用诸如dcs、ph3、hcl、和/或其他合适的气体的前体、并且在约100torr至约600torr的压力下，来沉积层104n-4。另外，沉积实施为在在约650℃至约750℃的范围内的温度t4下，并且持续时间t5至t6为约20秒至约100秒，如图22所示。然后，操作16例如使用hcl、geh4和/或其他合适的蚀刻剂、并且在约5torr至约50torr的压力下，对所沉积的层实施蚀刻工艺。另外，蚀刻实施为在约700℃至约780℃的范围内的温度t5下，并且持续时间t6至t7为约20秒至约80秒，如图22所示。通过上述沉积和蚀刻，层104n-4生长至约3nm至约10nm的厚度。在一个实施例中，层104n-4包括掺杂有p的sige，其中sige中的ge原子％为约1％至5％，并且sige中的p掺杂剂浓度可以在约1e10
21
原子/cm3至约2e10
21
原子/cm3的范围。当在以上所讨论的各种沉积和蚀刻工艺期间形成层104n-1、104n-2、104n-3、和104n-4时，操作16可以使用h2或者n2气体作为载气，用于前体和蚀刻剂。另外，在一个实施例中，各种温度具有以下关系：t5＞t4＞t3，t3＜t1≤t2，并且t3＞t0。
41.在操作18，方法10(图2a)在pmos区中蚀刻鳍部103(特别是上部103b)，以形成s/d
沟槽150p。这可能涉及多个工艺，包括光刻和蚀刻工艺。例如，操作18使用例如抗蚀剂剥离、灰化、或者其他合适的方法，从pmos区去除蚀刻掩模290。然后，操作18形成蚀刻掩模292，该蚀刻掩模292覆盖用于nmos的区域，并且暴露用于pmos的区域，例如图8所示。用于蚀刻掩模292的材料和形成工艺可以与用于蚀刻掩模290的材料和形成工艺相同。然后，在蚀刻掩模292就位的情况下，操作18在pmos s/d区域中蚀刻鳍部103，以使其凹进(在图9中用虚线示出了原始的未凹进的鳍部，这也是栅极堆叠件106下方的鳍部)。pmos s/d区中鳍部103的凹进的上部103b称为103b”。在本实施例中，pmos区中的凹进的上部103b”高于nmos区中的凹进的上部103b’。蚀刻工艺还使fsw间隔件107部分地凹进。在pmos区中凹进的fsw间隔件107称为107p。fsw间隔件107p凹进至高度h8(参见图1b-2)，该高度h8大于高度h7。fsw间隔件107p的顶面高于s/d沟槽150p的底面。在本实施例中，s/d沟槽150p的底面位于隔离结构105的顶面之上，因此，s/d沟槽150p的底面和侧壁表面位于半导体鳍部103的上部103b内。操作18可以应用干蚀刻、湿蚀刻、或其组合。在蚀刻工艺完成之后，操作18可以对s/d沟槽150p实施清洁工艺，用以为后续的外延生长工艺做准备。例如，清洁工艺可以使用具有氩气、nf3、nh3、或其组合的感应耦合等离子体。在一个实施例中，清洁工艺实施为在室温(例如25℃)至约250℃的范围内的温度t6下，持续时间t8至t9为约80秒至约400秒，如图23所示。
42.在操作20中，方法10(图2a)在沟槽150p中外延地生长s/d部件104p。这涉及多个步骤，以生长s/d部件104p的多个层(104p-1、104p-2、104p-3、和104p-4)，这将在下面参考图10-图13和图23进行讨论。图23示出了用于操作20中的工艺的各步骤的持续时间和温度。
43.如图10所示，层104p-1生长在s/d沟槽150p中的鳍部103的凹进的部分103b”上。在一个实施例中，操作20包括利用诸如dcs、geh4、hcl、和/或其他合适的气体的前体，来沉积晶种层作为层104p-1。另外，沉积实施为在约600℃至约650℃的范围内的温度t7下，并且持续时间t9至t10为约30秒至约80秒，如图23所示。通过上述沉积，层104p-1生长至约5nm至约20nm的厚度。在一个实施例中，层104p-1包括sige:b，其中sige中的ge原子％在约20％至约40％的范围，并且sige中的b掺杂剂浓度在约1e10
20
原子/cm3至约5e10
20
原子/cm3的范围。
44.如图11所示，层104p-2生长在层104p-1上。在一个实施例中，操作20包括利用诸如dcs、sih4、geh4、hcl、b2h6、和/或其他合适的气体的前体，来沉积层104p-2。另外，沉积实施为在约600℃至约650℃的范围内的温度t8下，并且持续时间t10至t11为约30秒至约80秒，如图23所示。然后，操作20例如使用hcl，来对所沉积的层实施蚀刻工艺。另外，蚀刻实施为在约600℃至约650℃的范围内的温度t8下，并且持续时间t11至t12为约5秒至约20秒，如图23所示。通过上述沉积和蚀刻，层104p-2生长至约10nm至约30nm的厚度。在一个实施例中，层104p-2包括掺杂有b的梯度sige，其中随着sige的厚度的增加，sige中的ge原子％从约30％至约45％逐渐增加，并且sige中的b掺杂剂浓度可以在约1e10
20
原子/cm3至约1e10
21
原子/cm3的范围。
45.如图12所示，层104p-3生长在层104p-2上。在一个实施例中，操作20包括利用诸如dcs、geh4、hcl、b2h6、和/或其他合适的气体的前体，来沉积层104p-3。另外，沉积实施为在约600℃至约650℃的范围内的温度t9下，并且持续时间t12至t13为约50秒至约300秒，如图23所示。然后，操作20例如使用hcl，来对所沉积的层实施蚀刻工艺。另外，蚀刻实施为在约600℃至约650℃的范围内的温度t10下，并且持续时间t13至t14为约10秒至约80秒，如图23所示。通过上述沉积和蚀刻，层104p-3生长至约5nm至约25nm的厚度。在一个实施例中，层
104p-3包括掺杂有b的相对恒定的sige，其中sige中的ge原子％在约35％至约65％的范围内，并且随着层的厚度增加而基本保持恒定，并且其中sige中的b掺杂剂浓度可以在约1e10
21
原子/cm3至约3e10
21
原子/cm3的范围。
46.如图13所示，层104p-4生长在层104p-3上。在一个实施例中，操作20包括利用诸如dcs、geh4、hcl、b2h6、和/或其他合适的气体的前体，来沉积层104p-4。另外，沉积实施为在约600℃至约650℃的范围内的温度t11下，并且持续时间t14至t15为约20秒至约100秒，如图23所示。然后，操作20例如使用hcl、geh4、和/或其他合适的蚀刻剂，来对所沉积的层实施蚀刻工艺。另外，蚀刻实施为在约600℃至约650℃的范围内的温度t11下，并且持续时间t15至t16为约10秒至约50秒，如图23所示。
47.在一个实施例中，以循环方式将上述沉积和蚀刻重复几次，以形成层104p-4。通过上述沉积和蚀刻，层104p-4生长至约2nm至约10nm的厚度。在一个实施例中，层104p-4包括掺杂有b的sige，其中随着sige的厚度的增加，sige中的ge原子％而从约65％至40％逐渐减小，并且sige中的b掺杂剂浓度可以在约1e10
21
原子/cm3至约2e10
21
原子/cm3的范围。当在以上所讨论的各种沉积和蚀刻工艺期间形成层104p-1、104p-2、104p-3和104p-4时，操作20可以使用h2气体作为载气，具有在约10torr至约50torr的范围内的压力，用于前体和蚀刻剂。另外，在一个实施例中，各种温度具有以下关系：t9＞t8＞t7，t9＞t10和t11，并且t6低于t7至t11。在形成层104p-4之后，操作20去除蚀刻掩模292，例如使用抗蚀剂剥离、灰化、或者其他合适的方法。器件100的所得结构示出于图14。
48.在以上实施例中，方法10在形成s/d部件104p之前形成s/d部件104n。在可替代的实施例中，方法10可以在形成s/d部件104n之前形成s/d部件104p。换句话说，可以在实施操作14和16之前实施操作18和20。
49.在操作22，方法10(图2a)形成cesl110和ild层112，例如图15所示。例如，cesl110可以沉积在s/d部件104n和104p、fsw间隔件107、栅极间隔件108、和牺牲栅极堆叠件106的各种表面上方。然后，ild层112沉积在cesl110上方，并且填充各种结构之间的空间。操作22可以实施cmp工艺，以平坦化ild层112的顶面，并且暴露牺牲栅极堆叠件106以用于栅极替换工艺。cesl110可以包括氮化硅(si3n4)、氧氮化硅(sion)、具有氧(o)或者碳(c)元素的氮化硅、和/或其他材料。cesl110可以通过等离子体增强cvd(pecvd)工艺和/或其他合适的沉积或者氧化工艺来形成。ild112可以包括诸如teos形成的氧化物、未掺杂的硅酸盐玻璃、或者诸如硼磷硅酸盐玻璃(bpsg)、氟掺杂的硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅玻璃(bsg)的掺杂的硅氧化物，和/或其他合适的介电材料的材料。ild层112可以通过pecvd工艺、可流动cvd(fcvd)工艺、或者其他合适的沉积技术来沉积。
50.在操作24，方法10(图2a)用功能性栅极堆叠件106替代牺牲栅极堆叠件106。例如，操作24可以实施一个或者多个蚀刻工艺，以去除牺牲栅极堆叠件106，获得栅极沟槽，并且将功能性栅极堆叠件106沉积至栅极沟槽中。
51.在操作26，在一个实施例中，方法10(图2b)蚀刻s/d接触沟槽156穿过ild层112和cesl110，以暴露s/d部件104n和/或104p，例如图16所示。在一个实施例中，蚀刻掩模形成在器件100上方，提供暴露器件100的各个部分的开口。这些开口对应于器件100的形成用于s/d部件104n和104p的s/d接触件的区域。随后，例如使用干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻工艺、其他合适的蚀刻工艺、或其组合，器件100蚀刻为穿过开口以去除ild层112和
cesl110的暴露部分。在一个实施例中，层104n-4和104p-4可以通过蚀刻工艺来蚀刻。在一个实施例中，沟槽156的深度在约20nm至约40nm的范围内，以提供足够大的沟槽，用于s/d接触件的形成。
52.在操作28，方法10(图2b)在s/d部件104n和104p上方形成金属化合物128，例如图17所示。在一个实施例中，操作28包括将一种或者多种金属沉积至接触沟槽156中，使器件100退火，以使一种或者多种金属与s/d部件104n和104p中的半导体材料进行反应，以形成金属化合物部件128，并且去除未反应的(一些)金属。在本实施例中，由于pepi104p的顶面略高于nepi104n的顶面，因此pepi104p上的金属化合物128的部分略高于nepi104n上的金属化合物128的部分。在一个实施例中，一种或者多种金属还与ild112和/或介电鳍部111中的材料(例如si)进行反应，从而也在ild112和/或介电鳍部111上形成金属化合物部件128。例如，当将钛沉积至接触沟槽156中时，氮化钛(tin)可以形成在ild112上，并且氮化钛硅(tisin)可以形成在介电鳍部111上。值得注意的是，金属化合物部件128可以包括不同部分中的不同材料。例如，其可以包括位于s/d部件104n和104p上方的硅化物(例如tisi或者其他金属半导体化合物)，以及包括位于ild112和介电鳍部111上方的不同的化合物(例如tin或者tisin)。一种或者多种金属可以包括钛(ti)、钽(ta)、镍(ni)、铂(pt)、镱(yb)、铱(ir)、(铒er)、钴(co)、或其组合(例如两种或者更多种金属的合金)，并且可以使用cvd、pvd、ald、或者其他合适的方法来沉积。金属化合物部件128可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化锗铂镍(niptgesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)、锗硅化钛(tisige)、锗硅化镍(nisige)、锗硅化镍铂(niptsige)、锗硅化镱(ybsige)、锗硅化铂(ptsige)、锗硅化铱(irsige)、锗硅化铒(ersige)、锗硅化钴(cosige)、或者其他合适的化合物。
53.在操作30，方法10(图2b)在金属化合物部件128上方和接触沟槽156中形成阻挡层127、129和s/d接触件130，例如图18所示。例如，操作30可以使用ald、cvd、pvd、镀敷、和/或其他合适的工艺，来沉积阻挡层127、129和s/d接触件130。cmp工艺可以实施为平坦化器件100的顶面，并且去除(一些)金属材料的多余部分。在一个实施例中，阻挡层127包括氮化硅钛(tisin)，而阻挡层129包括氮化钛(tin)。可替代地，阻挡层127和129中的每一个可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)，或者诸如氮化钛(tin)、钛氮化硅(tisin)、氮化铝钛(tialn)、氮化钨(wn)、氮化钽(tan)的导电氮化物，或其组合。在实施例中，s/d接触件130可以包括钨(w)、钴(co)、铜(cu)、其他金属、金属氮化物、或其组合。
54.在操作32，方法10(图2b)在ild层112和s/d接触件130上方沉积介电层134、136、和138，例如图19所示。介电层134、136、和138可以使用pecvd工艺、可流动cvd(fcvd)工艺、或者其他合适的沉积技术来沉积。在一个实施例中，介电层134和138可以包括teos形成的氧化物，未掺杂的硅酸盐玻璃，或者诸如bpsg、fsg、psg、bsg的掺杂的硅氧化物，和/或其他合适的介电材料。介电层136包括与层134和138中的材料不同的材料。例如，层134和138可以包括氧化硅，而层136可以包括氮化硅(si3n4)、氧氮化硅(sion)、具有氧(o)或者碳(c)元素的氮化硅、和/或其他材料。
55.在操作34，方法10(图2b)蚀刻通孔139，该通孔139延伸穿过介电层138、136、134，并且部分地延伸至s/d接触件130中，例如图20所示。在一个实施例中，通孔139部分地延伸至s/d接触件130中的深度h3为在约5nm至约15nm的范围内，这在通孔139的底部与nepi104n
和/或金属化合物部件128的顶面之间留下间隙h4。由于先前所讨论的原因，间隙h4至少为5nm。另外，通孔139的底部在s/d接触件130内部具有圆形轮廓，以增加通孔139的表面积。例如，操作34可以实施各向异性蚀刻(例如各向异性干蚀刻)，以打开介电层138、136和134，然后实施各向同性蚀刻(例如各向同性湿蚀刻)，以蚀刻s/d接触件130，以形成具有所描绘的轮廓的通孔139。操作34可以进一步实施o2灰化和对通孔139的预清洁，以使通孔139的表面易于进行操作36中的金属沉积。
56.在操作36，方法10(图2b)在通孔139中形成通孔插塞140，例如图21所示。在一个实施例中，通孔插塞140形成为无阻挡的。换句话说，在通孔插塞140和s/d接触件130之间没有阻挡层(即，通孔插塞140直接接触s/d接触件130)，这有利地减小了通孔插塞140和s/d接触件130之间的电阻。另外，在通孔插塞140和介电层138、136、134之间没有阻挡层。操作36可以将一种或者多种金属或金属化合物沉积至通孔139中，并且实施cmp工艺至一种或者多种金属或者金属化合物。一种或者多种金属或者金属化合物的所剩部分成为通孔插塞140。在一个实施例中，操作36使用选择性金属沉积技术来沉积一种或者多种金属或者金属化合物。在另一个实施例中，操作36实施离子注入(例如用ge离子)至围绕通孔插塞140的介电层138、136、134的侧壁。注入的侧壁用于密封通孔插塞140的金属元素，并且阻止其扩散至介电层138、136、134中。在实施例中，通孔插塞140可以包括钨(w)、碳化钨(wc)、钴(co)、其他金属、金属氮化物、或其组合；并且可以使用ald、cvd、pvd、镀敷、和/或其他合适的工艺来沉积。
57.在操作38，方法10(图2b)实施其他步骤，以完成器件100的制造。例如，其可以实施各种工艺，以形成连接晶体管以及器件100的其他部分的金属互连，以形成完整的ic。
58.虽然并非旨在限制，但是本发明的一个或者多个实施例为半导体器件及其形成工艺提供了许多益处。例如，本发明的实施例形成nepi和pepi结构，使得nepi结构比pepi更大，但是略低。nepi和pepi结构允许s/d接触件和s/d接触通孔插塞形成为不损坏nepi和pepi上的金属化合物部件，特别是当s/d接触通孔插塞部分地嵌入s/d接触件中时。nepi和pepi两者都具有较大的压板，用于扩大接触件着落区域。另外，所提供的主题可以容易地集成至现有的ic制造流程中，并且可以应用至很多不同的工艺节点。
59.在一个示例方面，本发明针对一种半导体结构，其包括：n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)，位于衬底上方，其中，nepi的顶面低于pepi的顶面。该半导体结构还包括：金属化合物部件，设置在nepi的顶面和pepi的顶面上；接触部件，设置在金属化合物部件上并且在nepi和pepi两者上方；以及通孔结构，设置在接触部件上方和nepi上方，其中，通孔结构部分地位于接触部件中。
60.在半导体结构的一个实施例中，通孔结构和金属化合物部件之间的最短距离为至少5nm。在另一个实施例中，nepi的总体积大于pepi的总体积。
61.在一个实施例中，半导体结构还包括：介电鳍部，位于衬底上方并且位于nepi和pepi之间，其中，nepi和介电鳍部之部间的最短水平距离大于pepi和介电鳍部之间的最短水平距离。在另一个实施例中，半导体结构还包括：一个或者多个介电层，围绕nepi、pepi、金属化合物部件、接触部件、和通孔结构；以及阻挡层，设置在接触部件和一个或者多个介电层之间，其中，通孔结构直接接触接触部件和一个或者多个介电层。在一个实施例中，通孔结构延伸至接触部件中约5nm至约15nm。
62.在一个实施例中，半导体结构还包括：第一鳍部结构和第二鳍部结构，位于衬底上方，其中，nepi生长在第一鳍部结构的凹进的部分上方，而pepi生长在第二鳍结构的凹进的部分上方；第一侧壁间隔件，沿着第一鳍部结构的凹进的部分的侧壁设置；以及第二侧壁间隔件，沿着第二鳍部结构的凹进的部分的侧壁设置；其中，第二侧壁间隔件高于第一侧壁间隔件。在另一个实施例中，第二侧壁间隔件比第一侧壁间隔件高出四倍至八倍。
63.在另一个实施例中，nepi的顶面比第一鳍部结构的最上表面高出第一升高高度，pepi的顶面比第二鳍部结构的最上表面高出第二升高高度，其中，第二升高高度大于第一升高高度。在另一个实施例中，第二升高高度比第一升高高度大出至少2nm。在另一个实施例中，在第一鳍部结构的最上表面下方1nm处所测量的nepi的第一宽度大于在第二鳍部结构的最上表面下方1nm处所测量的pepi的第二宽度。
64.在另一个示例方面，本发明针对一种半导体结构，其包括：第一鳍部结构和第二鳍部结构，位于衬底上方；n型外延源极/漏极部件(nepi)，生长在第一鳍部结构的凹进的部分上，其中，nepi的高度比在nepi的最宽部分处所测量的nepi的临界尺寸(cd)大出至少1.5倍；以及p型外延源极/漏极部件(pepi)，生长在第二鳍部结构的凹进的部分上，其中，pepi的最上表面高于nepi的最上表面。半导体结构还包括：介电鳍部，位于衬底上方并且位于nepi和pepi之间，其中nepi和介电鳍部之间的最短水平距离大于pepi和介电鳍部之间的最短水平距离。该半导体结构还包括：金属化合物部件，设置在nepi、pepi、和介电鳍部上方；接触部件，设置在金属化合物部件上；以及通孔结构，设置在接触部件上方并且在nepi正上方，其中，通孔结构部分地延伸至接触部件中。
65.在一个实施例中，通孔结构和金属化合物部件之间的最短距离为至少5nm。在另一个实施例中，在第一鳍部结构的最上表面下方1nm处所测量的nepi的第一宽度大于在第二鳍部结构的最上表面下方1nm处所测量的pepi的第二宽度。
66.在一个实施例中，nepi的最上表面比第一鳍部结构的最上表面高出第一升高高度，pepi的最上表面比第二鳍部结构的最上表面高出第二升高高度，其中，第二升高高度比第一升高高度大出至少2nm。
67.在一个实施例中，半导体结构还包括：第一侧壁间隔件，沿着第一鳍部结构的凹进的部分的侧壁设置；以及第二侧壁间隔件，沿着第二鳍部结构的凹进的部分的侧壁设置，其中，第二侧壁间隔件高于第一侧壁间隔件。
68.在又一个示例方面，本发明针对一种方法，该方法包括：提供具有衬底的结构、位于衬底上方的隔离结构、从衬底延伸并且凸出于隔离结构之上的第一半导体鳍部和第二半导体鳍部、从隔离结构以及第一半导体鳍部和第二半导体鳍部之间延伸的介电鳍部、以及分别位于第一半导体鳍部和第二半导体鳍部的侧壁上的第一介电间隔件和第二介电间隔件。该方法还包括：形成第一蚀刻掩模，该第一蚀刻掩模覆盖第二半导体鳍部和第二介电间隔件，并且暴露第一半导体鳍部和第一介电间隔件；通过第一蚀刻掩模来蚀刻第一半导体鳍部和第一介电间隔件，获得第一半导体鳍部的凹进的部分，其中，所述第一介电间隔件的所剩部分具有第一高度。该方法还包括：在第一半导体鳍部的凹进的部分上外延地生长n型源极/漏极部件，其中，n型源极/漏极部件的最上表面比第一半导体鳍部的最上表面高出第一升高高度。该方法还包括：去除第一蚀刻掩模；以及形成第二蚀刻掩模，该第二蚀刻掩模覆盖n型源极/漏极部件、第一半导体鳍部、和第一介电间隔件的所剩部分，并且暴露第二半
导体鳍部和第二介电间隔件；通过第二蚀刻掩模来蚀刻第二半导体鳍部和第二介电间隔件，获得第二半导体鳍部的凹进的部分，其中，第二介电间隔件的所剩部分具有第二高度，第二高度大于第一高度。该方法还包括：在第二半导体鳍部的凹进的部分上外延地生长p型源极/漏极部件，其中，p型源极/漏极部件的最上表面比第二半导体鳍部的最上表面高出第二升高高度，第二升高高度大于第一升高高度。
69.在一个实施例中，该方法还包括：在n型源极/漏极部件、p型源极/漏极部件、和介电鳍部上方形成一个或者多个介电层；在一个或者多个介电层中蚀刻接触孔，从而暴露n型源极/漏极部件的最上表面和p型源极/漏极部件的最上表面；在n型源极/漏极部件的最上表面和p型源极/漏极部件的最上表面上形成金属化合物部件；在金属化合物部件上方和接触孔中形成接触部件；以及在接触部件上方形成通孔结构，并且部分地延伸至接触部件中。在另一实施例中，形成通孔结构包括：蚀刻孔至接触部件中，其中，孔的底面与金属化合物部件垂直地间隔开至少5nm，并且沉积通孔金属至孔中。在一个实施例中，金属化合物部件也形成在介电鳍部的正上方。
70.根据本技术的一个实施例，提供了一种半导体结构，包括：n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)，位于衬底上方，其中，n型外延源极/漏极部件(nepi)的顶面低于p型外延源极/漏极部件(pepi)的顶面；金属化合物部件，设置在n型外延源极/漏极部件(nepi)的顶面和p型外延源极/漏极部件(pepi)的顶面上；接触部件，设置在金属化合物部件上并且在n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)两者上方；以及通孔结构，设置在接触部件上方和n型外延源极/漏极部件(nepi)上方，其中，通孔结构部分地位于接触部件中。在一些实施例中，其中，通孔结构和金属化合物部件之间的最短距离为至少5nm。在一些实施例中，其中，n型外延源极/漏极部件(nepi)的总体积大于p型外延源极/漏极部件(pepi)的总体积。在一些实施例中，半导体结构还包括：介电鳍部，位于衬底上方并且位于n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)之间，其中，n型外延源极/漏极部件(nepi)和介电鳍部之间的最短水平距离大于p型外延源极/漏极部件(pepi)和介电鳍部之间的最短水平距离。在一些实施例中，半导体结构还包括：一个或者多个介电层，围绕n型外延源极/漏极部件(nepi)、p型外延源极/漏极部件(pepi)、金属化合物部件、接触部件、和通孔结构；以及阻挡层，设置在接触部件和一个或者多个介电层之间，其中，通孔结构直接接触接触部件和一个或者多个介电层。在一些实施例中，其中，通孔结构延伸至接触部件中约5nm至约15nm。在一些实施例中，半导体结构还包括：第一鳍部结构和第二鳍部结构，位于衬底上方，其中，n型外延源极/漏极部件(nepi)生长在第一鳍部结构的凹进的部分上方，并且p型外延源极/漏极部件(pepi)生长在第二鳍部结构的凹进的部分上方；第一侧壁间隔件，沿着第一鳍部结构的凹进的部分的侧壁设置；以及第二侧壁间隔件，沿着第二鳍部结构的凹进的部分的侧壁设置；其中，第二侧壁间隔件高于第一侧壁间隔件。在一些实施例中，其中，第二侧壁间隔件比第一侧壁间隔件高出四倍至八倍。在一些实施例中，其中，n型外延源极/漏极部件(nepi)的顶面比第一鳍部结构的最上表面高出第一升高高度，p型外延源极/漏极部件(pepi)的顶面比第二鳍部结构的最上表面高出第二升高高度，其中，第二升高高度大于第一升高高度。在一些实施例中，其中，第二升高高度比第一升高高度大出至少2nm。在一些实施例中，其中，在第一鳍部结构的最上表面下方1nm处所测量的n型外延源极/漏极部件(nepi)的第一宽度大于在第二鳍部结构的最上
表面下方1nm处所测量的p型外延源极/漏极部件(pepi)的第二宽度。
71.根据本技术的另一个实施例，提供了一种半导体结构，包括：第一鳍部结构和第二鳍部结构，位于衬底上方；n型外延源极/漏极部件(nepi)，生长在第一鳍部结构的凹进的部分上，其中，n型外延源极/漏极部件(nepi)的高度比在n型外延源极/漏极部件(nepi)的最宽部分处所测量的n型外延源极/漏极部件(nepi)的临界尺寸(cd)大出至少1.5倍；p型外延源极/漏极部件(pepi)，生长在第二鳍部结构的凹进的部分上，其中，p型外延源极/漏极部件(pepi)的最上表面高于n型外延源极/漏极部件(nepi)的最上表面；介电鳍部，位于衬底上方并且位于n型外延源极/漏极部件(nepi)和p型外延源极/漏极部件(pepi)之间，其中，n型外延源极/漏极部件(nepi)和介电鳍部之间的最短水平距离大于p型外延源极/漏极部件(pepi)和介电鳍部之间的最短水平距离；金属化合物部件，设置在n型外延源极/漏极部件(nepi)、p型外延源极/漏极部件(pepi)、和介电鳍部上方；接触部件，设置在金属化合物部件上；以及通孔结构，设置在接触部件上方并且在n型外延源极/漏极部件(nepi)正上方，其中，通孔结构部分地延伸至接触部件中。在一些实施例中，其中，通孔结构和金属化合物部件之间的最短距离为至少5nm。在一些实施例中，其中，在第一鳍部结构的最上表面下方1nm处所测量的n型外延源极/漏极部件(nepi)的第一宽度大于在第二鳍部结构的最上表面下方1nm处所测量的p型外延源极/漏极部件(pepi)的第二宽度。在一些实施例中，其中，n型外延源极/漏极部件(nepi)的最上表面比第一鳍部结构的最上表面高出第一升高高度，p型外延源极/漏极部件(pepi)的最上表面比第二鳍部结构的最上表面高出第二升高高度，其中，第二升高高度比第一升高高度大出至少2nm。在一些实施例中，半导体结构还包括：第一侧壁间隔件，沿着第一鳍部结构的凹进的部分的侧壁设置；以及第二侧壁间隔件，沿着第二鳍部结构的凹进的部分的侧壁设置，其中，第二侧壁间隔件高于第一侧壁间隔件。
72.根据本技术的又一个实施例，提供了一种形成半导体器件的方法，包括：提供具有衬底的结构、位于衬底上方的隔离结构、从衬底延伸并且凸出于隔离结构之上的第一半导体鳍部和第二半导体鳍部、从隔离结构以及第一半导体鳍部和第二半导体鳍部之间延伸的介电鳍部、以及分别位于第一半导体鳍部和第二半导体鳍部的侧壁上的第一介电间隔件和第二介电间隔件；形成第一蚀刻掩模，第一蚀刻掩模覆盖第二半导体鳍部和第二介电间隔件，并且暴露第一半导体鳍部和第一介电间隔件；通过第一蚀刻掩模来蚀刻第一半导体鳍部和第一介电间隔件，获得第一半导体鳍部的凹进的部分，其中，第一介电间隔件的所剩部分具有第一高度；在第一半导体鳍部的凹进的部分上外延地生长n型源极/漏极部件，其中，n型源极/漏极部件的最上表面比第一半导体鳍部的最上表面高出第一升高高度；去除第一蚀刻掩模；形成第二蚀刻掩模，第二蚀刻掩模覆盖n型源极/漏极部件、第一半导体鳍部、和第一介电间隔件的所剩部分，并且暴露第二半导体鳍部和第二介电间隔件；通过第二蚀刻掩模来蚀刻第二半导体鳍部和第二介电间隔件，获得第二半导体鳍部的凹进的部分，其中，第二介电间隔件的所剩部分具有第二高度，第二高度大于第一高度；以及在第二半导体鳍部的凹进的部分上外延地生长p型源极/漏极部件，其中，p型源极/漏极部件的最上表面比第二半导体鳍部的最上表面高出第二升高高度，第二升高高度大于第一升高高度。在一些实施例中，形成半导体器件的方法还包括：在n型源极/漏极部件、p型源极/漏极部件、和介电鳍部上方形成一个或者多个介电层；在一个或者多个介电层中蚀刻接触孔，从而暴露n型源极/漏极部件的最上表面和p型源极/漏极部件的最上表面；在n型源极/漏极部件的最上
表面和p型源极/漏极部件的最上表面上形成金属化合物部件；在金属化合物部件上方和接触孔中形成接触部件；以及在接触部件上方形成通孔结构，并且部分地延伸至接触部件中。在一些实施例中，其中，形成通孔结构包括：蚀刻孔至接触部件中，其中，孔的底面与金属化合物部件垂直地间隔开至少5nm，并且沉积通孔金属至孔中。在一些实施例中，其中，金属化合物部件也形成在介电鳍部的正上方。
73.前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。