一种SGT功率MOSFET的制备方法与流程

一种sgt功率mosfet的制备方法
技术领域
1.本发明涉及mosfet的制备方法，并且更具体地，涉及一种sgt功率mosfet的制备方法。


背景技术：

2.目前，现有的sgt功率mosfet通常以高密度等离子体薄膜(hdp film)作为栅极的内部氧化层，在制备sgt功率mosfet的过程中需要hdp机台，同时还需要新增一层光掩膜(photo mask)，其制备方法成本较高，制备得到的产品的产能和竞争力都较低。


技术实现要素：

3.针对现有技术的不足，本发明的目的在于提供一种不同于现有技术的全新的sgt功率mosfet的制备方法。通过本发明的方法，本发明可以避开hdp机台，并且也不需要增加光掩膜层。
4.为了解决上述技术问题，本发明采用以下技术方案：
5.根据本发明的一方面，提供一种sgt功率mosfet的制备方法，该制备方法包含以下步骤：
6.1)提供第一栅极回蚀刻的产品，该产品包括衬底、沟槽、氧化层、sin层和第一栅极，其中沟槽在衬底的中部形成，氧化层覆盖衬底的表面和沟槽的底表面和侧壁，第一栅极在氧化层中形成并且被定位在沟槽的中间以使第一栅极的顶部与氧化层齐平且第一栅极的两侧和底部被氧化层包围，覆盖衬底的表面的氧化层中设置有sin层，sin层将覆盖衬底的表面的氧化层分成上下两层；
7.2)对步骤1)的产品中的第一栅极进行第一次凹槽蚀刻；
8.3)将步骤2)中得到的产品进行boe蚀刻清除，以将sin层上方的氧化层和第一次蚀刻得到的凹槽两侧的氧化层清除；
9.4)对步骤3)得到的产品中的第一栅极进行第二次凹槽蚀刻；
10.5)对步骤4)得到的产品沿着第二次蚀刻得到的凹槽的侧壁和底部沉积sacf氧化层和sin层；
11.6)将步骤5)得到的产品中的sin层进行回蚀刻，以消除凹槽底部的sin层；
12.7)对步骤6)得到的产品中的位于沟槽内的氧化层进行ipo加热；
13.8)对步骤7)得到的产品进行sin层移除和sacf氧化层移除；
14.9)将步骤8)中得到的产品沿着凹槽的侧壁沉积gox氧化层；
15.10)在步骤9)得到的产品中沉积第二栅极以使第二栅极覆盖衬底的表面上的氧化层并填充凹槽，从而形成sgt功率mosfet。
16.在本发明的一个实施例中，第一栅极是多晶硅栅极。
17.在本发明的一个实施例中，第二栅极是多晶硅栅极。
18.在本发明的一个实施例中，衬底由硅、锗或碳化硅材料制成。
19.在本发明的一个实施例中，sin层是硬掩膜。
20.在本发明的一个实施例中，sin层的厚度是
21.在本发明的一个实施例中，sin层下方的氧化层的厚度小于sin层上方的氧化层的厚度。
22.在本发明的一个实施例中，ipo加热的温度是800-1050℃。
23.在本发明的一个实施例中，沟槽的宽度是0.3-0.4um以及深度是1.5-1.8um。
24.根据本发明的另一方面，还提供一种根据如上所述的sgt功率mosfet的制备方法制备的sgt功率mosfet。
25.通过采用上述技术方案，本发明相比于现有技术具有如下优点：
26.本发明的方法可以避开hdp机台，有效提升产品产能，并且本发明的方法中不需要增加光掩膜层，可以降低产品成本，提升产品竞争力。
附图说明
27.本发明的上述和/或附加的方面和优点在与附图结合对实施例进行的描述中将更加明显并容易理解，其中：
28.图1示出了本发明中sgt功率mosfet的制备方法的流程示意图。
29.附图标记列表：
[0030]1ꢀꢀꢀꢀꢀ
衬底
[0031]2ꢀꢀꢀꢀꢀ
沟槽
[0032]3ꢀꢀꢀꢀꢀ
氧化层
[0033]4ꢀꢀꢀꢀꢀ
第一栅极
[0034]5ꢀꢀꢀꢀꢀ
sin层
[0035]6ꢀꢀꢀꢀꢀ
凹槽
[0036]7ꢀꢀꢀꢀꢀ
沉积的sacf氧化层(牺牲氧化层)
[0037]8ꢀꢀꢀꢀꢀ
沉积的sin层
[0038]9ꢀꢀꢀꢀꢀ
氧化层凸起
[0039]
10
ꢀꢀꢀꢀ
沉积的gox(栅极氧化层)
[0040]
11
ꢀꢀꢀꢀ
第二栅极
具体实施方式
[0041]
应当理解，在示例性实施例中所示的本发明的实施例仅是说明性的。虽然在本发明中仅对少数实施例进行了详细描述，但本领域技术人员很容易领会在未实质脱离本发明主题的教导情况下，多种修改是可行的。相应地，所有这样的修改都应当被包括在本发明的范围内。在不脱离本发明的主旨的情况下，可以对以下示例性实施例的设计、操作条件和参数等做出其他的替换、修改、变化和删减。
[0042]
参照图1，图1示出了本发明中sgt功率mosfet的制备方法的流程，该制备方法的步骤如下：
[0043]
1)提供第一栅极回蚀刻的产品，该产品包括衬底1、沟槽2、氧化层3、sin层5和第一栅极4，其中沟槽2在衬底1的中部形成，氧化层3覆盖衬底1的表面和沟槽2的底表面和侧壁，
第一栅极4在氧化层3中形成并且被定位在沟槽2的中间以使第一栅极4的顶部与氧化层3齐平且第一栅极4的两侧和底部被氧化层3包围，覆盖衬底1的表面的氧化层3中设置有sin层5，sin层5将覆盖衬底1的表面的氧化层3分成上下两层；
[0044]
2)对步骤1)的产品中的第一栅极4进行第一次凹槽蚀刻，以获得第一次蚀刻得到的凹槽6，如图1中所示，第一栅极4的上方的大部分被蚀刻掉，从而形成了空白的凹槽6；
[0045]
3)将步骤2)中得到的产品进行boe蚀刻清除，以将sin层5上方的氧化层3和第一次蚀刻得到的凹槽6两侧的氧化层3清除，从而获得更宽的凹槽6，同时第一栅极4的顶部在形成的凹槽中突出；
[0046]
4)对步骤3)得到的产品中的第一栅极4进行第二次凹槽蚀刻，如图1所示，去除了第一栅极4在凹槽6中突出的顶部，第一栅极4完全被氧化层3包围；
[0047]
5)对步骤4)得到的产品沿着第二次蚀刻得到的凹槽6的侧壁和底部依次沉积sacf氧化层7和sin层8；
[0048]
6)将步骤5)得到的产品中的sin层8进行回蚀刻，以消除凹槽6底部的sin层8；
[0049]
7)对步骤6)得到的产品中的位于沟槽2内的氧化层3进行ipo加热，从而使得氧化层3形成氧化层凸起9；
[0050]
8)对步骤7)得到的产品进行sin层8移除和sacf氧化层7移除；
[0051]
9)将步骤8)中得到的产品沿着凹槽6的侧壁沉积gox氧化层10；
[0052]
10)在步骤9)得到的产品中沉积第二栅极11以使第二栅极11覆盖衬底1的表面上的氧化层3并填充凹槽6，从而形成sgt功率mosfet。
[0053]
在上述方法中，优选地，第一和第二栅极均是多晶硅栅极；衬底由硅、锗或碳化硅材料制成；sin层是硬掩膜，sin层的厚度是优选sin层下方的氧化层的厚度小于sin层上方的氧化层的厚度；ipo加热的温度是800-1050℃；沟槽的宽度是0.3-0.4um以及深度是1.5-1.8um。
[0054]
另外，可以采用如上所述的sgt功率mosfet的制备方法来制备sgt功率mosfet。
[0055]
总之，本发明以第一栅极回蚀刻的产品为基础，对第一栅极进行第一次凹槽蚀刻，接着进行屏蔽氧化层boe蚀刻清除，然后对第一栅极进行第二次凹槽蚀刻，接着在凹槽内沉积sacf氧化层和sin层，对sin层进行回蚀刻，对沟槽内的氧化层进行ipo加热，然后去除之前沉积的sin层和sacf氧化层，接着沉积gox氧化层，最后沉积第二栅极以制备得到sgt功率mosfet。相比于现有技术的制备方法而言，本发明的方法避开了hdp机台，有效提升产品产能，而且本发明的方法不需要增加光掩膜层，降低了产品成本，提升了产品竞争力。
[0056]
以上所述仅为本发明的较佳实施例，并非用来限定本发明的实施范围；如果不脱离本发明的精神和范围，对本发明进行修改或者等同替换，均应涵盖在本发明权利要求的保护范围当中。