一种适用于多端口静电保护MOS结构的制作方法

一种适用于多端口静电保护mos结构
技术领域
1.本技术涉及半导体器件及制造领域，具体涉及一种适用于多端口静电保护mos结构。


背景技术：

2.随着半导体集成电路的制造工艺的特征尺寸越来越小，芯片单元的尺寸也越来也，芯片的抗静电能力越来越变得重要。静电放电会对半导体组件以及计算机系统等形成永久性毁坏，因而影响集成电路的电路功能，而使电子产品工作不正常，所以必须设计一些保护措施或者功能来保护芯片不受静电放电现象的破坏。
3.在多端口静电保护mos结构设计中，相关技术中采用各端口之间设置静电保护结构的设计方法，但导致esd器件数量较多、芯片面积占用较多的问题。


技术实现要素：

4.本技术提供了一种适用于多端口静电保护mos结构，可以解决相关技术中多端口静电保护结构设计存在的芯片面积占用较多问题。
5.本技术提供了一种适用于多端口静电保护mos结构，包括：
6.衬底1、电学隔离层2、p型阱3、第一n型阱4.1、第二n型阱4.2、栅极5、源极6、漏极7、第一体区8、第二体区9、第一n型重掺杂区10、第二重掺杂区11、第三重掺杂区12、第四n型重掺杂区13、第一p型重掺杂区14和第二p型重掺杂区15；
7.其中，所述电学隔离层2形成于所述衬底1上，所述p型阱3、所述第一n型阱4.1和所述第二n型阱4.2均位于所述电学隔离层2上；
8.所述栅极5形成于所述p型阱3上方，所述源极6和所述漏极7对称设置于所述p型阱3上表面两侧，所述第一体区8和所述第二体区9对称设置于所述p型阱3上表面两侧；
9.所述第一n型阱4.1的上表面形成有所述第一n型重掺杂区10和所述第一p型重掺杂区14；所述第二n型阱4.2的上表面形成有所述第四n型重掺杂区13和所述第二p型重掺杂区15；所述第一n型阱4.1和所述p型阱3之间设置所述第二重掺杂区11，所述p型阱3和所述第二n型阱4.2之间设置所述三重掺杂区12；
10.其中，所述第一n型重掺杂区10和所述第四n型重掺杂区13均连接至电源阳极；所述栅极5连接至电源阴极；所述漏极7连接i/o端口；所述第一p型重掺杂区14和所述第二p型重掺杂区15分别与所述i/o端口短接。
11.可选的，在所述第一n型阱4.1中，所述第一n型重掺杂区10和所述第一p型重掺杂区14具有一定的间隔。
12.可选的，在所述第二n型阱4.2中，所述第四n型重掺杂区13和所述第二p型重掺杂区15具有一定的间隔。
13.可选的，所述p型阱3中，所述源极6和所述第一体区8具有一定的间隔，所述漏极7和所述第二体区9具有一定的间隔。
14.可选的，所述衬底1的导电类型为p型。
15.可选的，所述第二重掺杂区11和所述第三重掺杂区12为n型重掺杂区或p型重掺杂区。
16.可选的，所述电学隔离层2为n型深阱或n型埋层。
17.可选的，所述源极6和所述漏极7为n型重掺杂区。
18.可选的，所述第一体区8和所述第二体区9为n型重掺杂区。
19.综上，本发明提供一种适用于多端口静电保护mos结构，在第一n型阱和第二n型阱中引入p型重掺杂区并将p型重掺杂区与i/o端口短接，在各n型阱与p型阱相邻处引入n型重掺杂区并使其浮空，i/o端口对电源阴极(gnd端)存在漏极、p型阱和源极形成的npn电流通道；电源阴极对i/o端口存在体区、p型阱、漏端形成的pn diode电流通道；i/o端口对电源阳极(vdd)存在第一n型重掺杂区、n型阱、第一p型重掺杂区形成的pn diode电流通道；电源阳极对i/o端口存在第一n型重掺杂区、第二重掺杂区、n型阱、p型阱和漏端形成的npn电流通道；电源阳极对电源阴极存在第一n型重掺杂区、n型阱、第二重掺杂区、p型阱和源极形成的npn电流通道；电源阴极对电源阳极存在体区、p型阱、第二重掺杂区、n型阱和第一n型重掺杂区形成的pn diode电流通道，实现电源阳极、电源阴极和i/o端口之间的全方位保护；此外，与相关技术中设置i/o端口到电源阴极、i/o端口到电源阳极和电源阳极到电源阴极对应的多个esd器件保护相比，本技术能够通过一个静电保护mos结构就可满足上述多端口静电保护需求，减少了esd器件数量并节约了芯片面积。
附图说明
20.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
21.图1示出了本技术实施例提供的一种适用于多端口静电保护mos结构的剖面图；
22.图2示出了图1结构对应的俯视图；
23.图3示出了未形成金属硅化物的位置示意图。
具体实施方式
24.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
25.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
26.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相
连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
27.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
28.在相关技术中，若io、gnd、vdd之间未形成全方位保护，那么未受保护的端口容易被esd损坏，导致芯片丧失其功能性，由此，在多端口场景下，需要在各端口之间设置静电保护结构，如io到gnd、io到vdd，以及，vdd到gnd都需要esd器件保护，即至少需要3个器件。本专利器件结构通过单一的一种适用于多端口静电保护mos结构就可满足上述静电保护需求，减少了esd器件数量、节约芯片面积。通过下述实施例对该适用于多端口静电保护mos结构进行说明。
29.请参考图1和图2，图1示出了本技术实施例提供的一种适用于多端口静电保护mos结构的剖面图，图2示出了图1对应结构的俯视图。
30.如图1和图2所示，该结构至少包括衬底1、电学隔离层2、p型阱3、第一n型阱4.1、第二n型阱4.2、栅极(gate)5、源极(source)6、漏极(drain)7、第一体区8、第二体区9、第一n型重掺杂区10、第二重掺杂区11、第三重掺杂区12、第四n型重掺杂区13、第一p型重掺杂区14和第二p型重掺杂区15。
31.其中，电学隔离层2形成于衬底1上，p型阱3、第一n型阱4.1和第二n型阱4.2均位于电学隔离层2上。
32.栅极5形成于p型阱3上方，源极6和漏极7对称设置于p型阱3上表面两侧，第一体区(bulk)8和第二体区(bulk)9对称设置于p型阱3上表面两侧。
33.第一n型阱4.1的上表面形成有第一n型重掺杂区10和第一p型重掺杂区14；第二n型阱4.2的上表面形成有第四n型重掺杂区13和第二p型重掺杂区15；第一n型阱4.1和p型阱3之间设置第二重掺杂区11，p型阱3和第二n型阱4.2之间设置三重掺杂区12。
34.其中，第一n型重掺杂区10和第四n型重掺杂区13均连接至电源阳极；栅极5连接至电源阴极；漏极7连接i/o端口；第一p型重掺杂区14和第二p型重掺杂区15分别与i/o端口短接。
35.可选的，在第一n型阱4.1中，第一n型重掺杂区10和第一p型重掺杂区14具有一定的间隔。
36.可选的，在第二n型阱4.2中，第四n型重掺杂区13和第二p型重掺杂区15具有一定的间隔。
37.可选的，p型阱3中，源极6和第一体区8具有一定的间隔，漏极7和第二体区9具有一定的间隔。
38.可选的，衬底1的导电类型为p型。
39.可选的，第二重掺杂区11和第三重掺杂区12为n型重掺杂区或p型重掺杂区。
40.可选的，电学隔离层2为n型深阱或n型埋层。
41.可选的，源极6和漏极7为n型重掺杂区。
42.可选的，第一体区8和第二体区9为n型重掺杂区。
43.综上所述，本发明提供一种适用于多端口静电保护mos结构，在第一n型阱和第二n型阱中引入p型重掺杂区并将p型重掺杂区与i/o端口短接，在各n型阱与p型阱相邻处引入n型重掺杂区并使其浮空，i/o端口对电源阴极(gnd端)存在漏极、p型阱和源极形成的npn电流通道；电源阴极对i/o端口存在体区、p型阱、漏端形成的pn diode电流通道；i/o端口对电源阳极(vdd)存在第一n型重掺杂区、n型阱、第一p型重掺杂区形成的pn diode电流通道；电源阳极对i/o端口存在第一n型重掺杂区、第二重掺杂区、n型阱、p型阱和漏端形成的npn电流通道；电源阳极对电源阴极存在第一n型重掺杂区、n型阱、第二重掺杂区、p型阱和源极形成的npn电流通道；电源阴极对电源阳极存在体区、p型阱、第二重掺杂区、n型阱和第一n型重掺杂区形成的pn diode电流通道，实现电源阳极、电源阴极和i/o端口之间的全方位保护；此外，与相关技术中设置i/o端口到电源阴极、i/o端口到电源阳极和电源阳极到电源阴极对应的多个esd器件保护相比，本技术能够通过一个静电保护mos结构就可满足上述多端口静电保护需求，减少了esd器件数量并节约了芯片面积。
44.此外，在先进工艺中常采用金属硅化物工艺，金属硅化物工艺涉及drain和gate之间存在金属表层，在该工艺下金属表层形成金属硅化物(如图3所示出的未形成金属硅化物的位置301)，形成的金属硅化物会导致如下问题。
45.表面电阻减小、熔点降低，esd条件下电流易先走位置301导致该区域发热烧毁，还可能会导致失效电压小于触发电压导致该结构组成的多叉指器件开启不均匀等问题，降低esd防护性能。由此，需要说明的是，在本技术实施例中，为提高静电防护能力会将drain和gate之间的金属去掉，防止形成金属硅化物，进而避免发生上述问题。
46.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。