半导体器件和制造其的方法与流程

1.本公开涉及半导体器件和制造其的方法。


背景技术：

2.作为增大集成电路器件的密度的缩放技术之一，已经提出了多栅极晶体管，在多栅极晶体管中鳍形或纳米线形的硅体形成在衬底上并且栅极形成在硅体的表面上。因为多栅极晶体管使用三维(3d)沟道，所以可以容易地实现多栅极晶体管的缩放。此外，可以在不增加多栅极晶体管的栅极长度的情况下提高电流控制能力。此外，可以有效抑制沟道区的电位受漏极电压影响的短沟道效应(sce)。


技术实现要素：

3.实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：衬底，具有彼此分开的第一区域和第二区域；层叠结构，至少一个牺牲层和至少一个有源层在所述层叠结构中交替地堆叠在衬底上；第一隔离绝缘层，设置在第一区域上的层叠结构上；第二隔离绝缘层，设置在第二区域上的层叠结构上并具有与第一隔离绝缘层基本相同的厚度；第一上有源图案，与第一隔离绝缘层间隔开；第一栅电极，围绕第一上有源图案的至少一部分；第二上有源图案，与第二隔离绝缘层间隔开；以及第二栅电极，围绕第二上有源图案的至少一部分，其中第一隔离绝缘层的顶表面和第二隔离绝缘层的顶表面设置在不同的高度。
4.实施方式还可以通过提供一种半导体器件来实现，该半导体器件包括：衬底，具有彼此不同的第一区域和第二区域；第一隔离绝缘层，设置在第一区域上；第一有源图案，设置在第一隔离绝缘层上；第一栅电极，围绕第一有源图案的至少一部分；第二隔离绝缘层，设置在第二区域上；第二有源图案，设置在第二隔离绝缘层上；以及第二栅电极，围绕第二有源图案的至少一部分，其中第一隔离绝缘层和第二隔离绝缘层包括不同的材料。
5.实施方式还可以通过提供一种制造半导体器件的方法来实现，该方法包括：在包括彼此分开的第一区域和第二区域的衬底上形成其中交替地堆叠牺牲层和有源层的层叠结构；蚀刻在第一区域上的层叠结构以形成第一堆叠结构，该第一堆叠结构从牺牲层当中的第一牺牲层突出；去除第一牺牲层，并在已从其去除了第一牺牲层的空间中形成第一隔离绝缘层；蚀刻第二区域上的层叠结构以形成第二堆叠结构，该第二堆叠结构从牺牲层当中的第二牺牲层突出；去除第二牺牲层并在已从其去除了第二牺牲层的空间中形成第二隔离绝缘层；去除第一堆叠结构和第二堆叠结构中包括的牺牲层；以及在已从其去除了牺牲层的空间中形成栅电极以形成栅极结构，其中第一隔离绝缘层和第二隔离绝缘层形成在不同的高度。
附图说明
6.通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
7.图1是根据一些实施方式的半导体器件的示意性平面图；
8.图2是沿着图1的线a-a'截取的截面图；
9.图3是沿着图1的线b-b'截取的截面图；
10.图4是根据一些实施方式的沿着图1的线a-a'截取的截面图；
11.图5是根据一些实施方式的沿着图1的线b-b'截取的截面图；
12.图6是根据一些实施方式的沿着图1的线a-a'截取的截面图；
13.图7是根据一些实施方式的沿着图1的线b-b'截取的截面图；
14.图8是根据另一些实施方式的半导体器件的示意性平面图；
15.图9是沿着图8的线c-c'和d-d'截取的截面图；
16.图10a和图10b分别是示出相对于施加到沟道的垂直应力的电子迁移率和空穴迁移率的曲线图；
17.图11是示出根据另一些实施方式的半导体器件的示意性平面图；
18.图12是沿着图11的线e-e'、f-f'、g-g'和h-h'截取的截面图；
19.图13是根据一些实施方式的沿着图11的线e-e'、f-f'、g-g'和h-h'截取的截面图；
20.图14至图32是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图；
21.图33至图36是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图；
22.图37至图40是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图；以及
23.图41和图42是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图。
具体实施方式
24.图1是示出根据一些实施方式的半导体器件的示意性平面图。图2是沿着图1的线a-a'截取的截面图。图3是沿着图1的线b-b'截取的截面图。
25.参照图1至图3，根据一些实施方式的半导体器件可以包括衬底100、第一隔离绝缘层110、第一有源图案122和123、第一栅极电介质层130、第一栅电极140、第一栅极间隔物150、第一源极/漏极区160和层间绝缘层190。在一些实施方式中，衬底100可以是体硅衬底。
26.第一隔离绝缘层110可以设置在衬底100上。第一隔离绝缘层110可以包括例如硅氧化物、硅氮氧化物、硅氮化物和其组合中的至少一种，但是本公开不限于此。
27.第一有源图案122和123可以设置在第一隔离绝缘层110上。第一有源图案122和123可以包括设置在第一隔离绝缘层110上的第一下有源图案122和设置在第一下有源图案122上的第一上有源图案123。第一有源图案122和123可以例如在第一方向x1上延伸。
28.第一下有源图案122可以与第一隔离绝缘层110例如直接接触。第一下有源图案122可以是设置在穿透第一栅电极140的第一有源图案122和123当中的最下部处的有源图案。
29.第一上有源图案123可以设置在第一下有源图案122上。第一上有源图案123可以包括在衬底100的厚度方向上例如在第三方向z1上依次设置的多个子有源图案124、126和128。例如，第一子有源图案124可以设置在第一下有源图案122上，第二子有源图案126可以设置在第一子有源图案124上，第三子有源图案128可以设置在第二子有源图案126上。第一子有源图案124、第二子有源图案126和第三子有源图案128可以在第三方向z1上彼此重叠。
30.第一上有源图案123可以在第三方向z1上与第一下有源图案122间隔开。第一子有源图案124、第二子有源图案126和第三子有源图案128可以在第三方向z1上彼此间隔开。例如，第一子有源图案124可以与第一下有源图案122间隔开，第二子有源图案126可以与第一子有源图案124间隔开，第三子有源图案128可以与第二子有源图案126间隔开。
31.在一些实施方式中，第一有源图案122和123可以包含作为元素半导体材料的硅(si)。
32.第一有源图案122和123中的每个可以用作包括第一栅电极140的晶体管的沟道区。尽管为了描述的简单，在图2和图3中示出了第一上有源图案123的三个子有源图案，但是本公开不限于此。例如，根据一些实施方式的半导体器件可以包括两个或更少的子有源图案或者四个或更多的子有源图案。
33.第一栅电极140可以设置在第一隔离绝缘层110上。第一栅电极140可以与第一有源图案122和123交叉。例如，第一栅电极140可以平行于衬底100的顶表面，并且可以在第二方向y1上伸长。
34.第一有源图案122和123可以在沿第一方向x1延伸的同时穿透第一栅电极140。因此，第一栅电极140可以形成为围绕第一上有源图案123。此外，第一栅电极140可以形成为围绕例如第一下有源图案122的不与第一隔离绝缘层110接触的部分。
35.第一栅电极140可以包括导电材料。例如，第一栅电极140可以包括tin、wn、tan、ru、tic、tac、ti、ag、al、tial、tialn、tialc、tacn、tasin、mn、zr、w、al和其组合中的至少一种，但不限于此。第一栅电极140可以例如通过置换工艺形成，但不限于此。
36.尽管示出了作为单层的第一栅电极140，但这仅是示例，第一栅电极140可以通过堆叠多种导电材料而形成。例如，第一栅电极140可以包括调节功函数的功函数调节层和填充由功函数调节层形成的空间的填充导电层。功函数调节层可以包括例如tin、tan、tic、tac、tialc和其组合中的至少一种。填充导电层可以包括例如w或al。
37.第一栅极电介质层130可以插置在第一栅电极140与第一有源图案122和123中的每个之间。例如，第一栅极电介质层130可以形成为围绕第一上有源图案123。第一栅极电介质层130可以形成为围绕第一下有源图案122的不与第一隔离绝缘层110接触的部分，例如，第一栅极电介质层130可以不使第一下有源图案122的底部和第一隔离绝缘层110之间分隔开。第一栅极电介质层130可以沿着第一隔离绝缘层110的顶表面延伸。
38.第一栅极电介质层130可以包括例如硅氧化物、硅氮氧化物、硅氮化物和具有比硅氧化物高的介电常数的高k材料中的至少一种。高k材料可以包括例如铪氧化物、铪硅氧化的、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐和其组合中的至少一种，但不限于此。
39.界面层可以形成在第一有源图案122和123中的每个与第一栅极电介质层130之间。界面层可以形成为围绕第一上有源图案123并围绕第一下有源图案122的不与第一隔离绝缘层110接触的部分，并且可以沿着第一隔离绝缘层110的顶表面延伸。然而，本公开不限于此。
40.第一源极/漏极区160可以形成在第一隔离绝缘层110上。此外，第一源极/漏极区160可以设置在第一栅电极140的侧表面上。例如，第一源极/漏极区160可以设置在第一栅
电极140的两个(例如相反的)侧表面上。
41.第一源极/漏极区160可以通过稍后将描述的第一栅极间隔物150与第一栅电极140间隔开，例如分隔开。此外，第一源极/漏极区160可以例如直接连接到第一有源图案122和123。例如，第一有源图案122和123可以在穿透第一栅极间隔物150的同时连接到第一源极/漏极区160。第一源极/漏极区160可以用作包括第一栅电极140的晶体管的源极/漏极区。
42.第一源极/漏极区160可以包括形成在衬底100上的外延层。例如，第一源极/漏极区160可以通过外延生长方法形成。尽管示出了作为单层的第一源极/漏极区160，但这仅是示例，第一源极/漏极区160可以通过堆叠多个外延层而形成。例如，第一源极/漏极区160可以包括依次堆叠在隔离绝缘层110上的具有不同杂质浓度的多个外延层。
43.在一些实施方式中，第一源极/漏极区160可以是包括比衬底100的顶表面更向上突出的顶表面的升高的源极/漏极区。第一源极/漏极区160可以比穿透第一栅电极140的第一上有源图案123的最上表面更向上突出。例如，第一源极/漏极区160的顶表面可以比第三子有源图案128的顶表面更向上突出。
44.在根据一些实施方式的半导体器件是nmos晶体管的情况下，第一源极/漏极区160可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第一源极/漏极区160可以包含p、sb、as和其组合中的至少一种。
45.此外，当根据一些实施方式的半导体器件是nmos晶体管时，第一源极/漏极区160可以包括拉伸应力材料。例如，当第一有源图案122和123由硅(si)制成时，第一源极/漏极区160可以包括具有比硅(si)小的晶格常数的材料，例如sic。拉伸应力材料可以向第一有源图案122和123施加拉伸应力以提高沟道区中载流子的迁移率。
46.替代地，当根据一些实施方式的半导体器件是pmos晶体管时，第一源极/漏极区160可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一源极/漏极区160可以包括b、c、in、ga、al和其组合中的至少一种。
47.此外，当根据一些实施方式的半导体器件是pmos晶体管时，第一源极/漏极区160可以包括压缩应力材料。例如，当第一有源图案122和123由硅(si)制成时，第一源极/漏极区160可以包括具有比硅(si)大的晶格常数的材料。例如，第一源极/漏极区160可以包括sige。压缩应力材料可以向第一有源图案122和123施加压缩应力以提高沟道区中载流子的迁移率。
48.第一栅极间隔物150可以设置在隔离绝缘层110上。第一栅极间隔物150可以沿着第一栅电极140的侧表面延伸。第一栅极间隔物150可以使第一栅电极140与第一源极/漏极区160电绝缘。
49.第一有源图案122和123可以在沿第一方向x1延伸的同时穿透第一栅极间隔物150。第一栅极间隔物150可以设置在第一有源图案122和123的端部。因此，第一栅极间隔物150可以形成为围绕第一有源图案122和123的端部。
50.第一栅极间隔物150可以包括第一内间隔物151和第一外间隔物152。第一内间隔物151可以设置在第一下有源图案122和第一子有源图案124之间、在第一子有源图案124和第二子有源图案126之间、以及在第二子有源图案126和第三子上有源图案128之间。
51.第一内间隔物151可以设置在与第一有源图案122和123垂直重叠的位置处。第一
外间隔物152可以设置在第三子有源图案128上，该第三子有源图案128设置在第一有源图案122和123当中的最上部处，例如，第三子有源图案128可以在第一内间隔物151的最上部和第一外间隔物152之间。
52.第一内间隔物151可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氮氧化物(siocn)、硅硼氮化物(sibn)、硅氧硼氮化物(siobn)、硅氧碳化物(sioc)和其组合中的至少一种。第一外间隔物152可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)和其组合中的至少一种。第一内间隔物151和第一外间隔物152可以包含不同的材料，或者可以包含相同的材料。
53.在一些实施方式中，第一下有源图案122和第一子有源图案124可以例如沿方向z1彼此间隔开第一距离d1，第一子有源图案124和第二子有源图案126可以例如沿方向z1彼此间隔开第一距离d1，第二子有源图案126和第三子有源图案128可以例如沿方向z1彼此间隔开第一距离d1。第一隔离绝缘层110的例如沿方向z1的厚度t1可以与第一下有源图案122和第一子有源图案124之间的距离d1基本相同。
54.层间绝缘层190可以设置在第一隔离绝缘层110和第一源极/漏极区160上。层间绝缘层190可以围绕第一栅极间隔物150的侧壁。层间绝缘层190可以形成为填充第一栅电极140的侧表面上的空间。
55.层间绝缘层190可以包括例如硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。低k电介质材料可以包括例如可流动氧化物(fox)、东燃硅氮烷(tosz)、无掺杂的硅酸盐玻璃(usg)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、等离子体增强原硅酸四乙酯(peteos)、氟化物硅酸盐玻璃(fsg)、掺碳的硅氧化物(cdo)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(osg)、聚对二甲苯、双苯并环丁烯(bcb)、silk、聚酰亚胺、多孔聚合材料和其组合中的至少一种，但不限于此。
56.在制造半导体器件(该半导体器件包括直接在体硅衬底上(例如，其间没有绝缘体)的有源图案)期间，鳍形成在衬底上。因此，因为可能发生穿通，所以可以在鳍上形成穿通停止件以减少或防止穿通。虽然穿通停止件可以减少穿通，但是由于穿通停止件，鳍可具有比有源图案的阈值电压高的阈值电压，从而使半导体器件的性能劣化。
57.相比之下，虽然根据一些实施方式的半导体器件不包括绝缘体上硅(soi)衬底，但是有源图案的下部可以通过第一隔离绝缘层110与衬底100绝缘。此外，有源图案形成在第一隔离绝缘层110上，并且不包括鳍。因此，第一隔离绝缘层110可以向有源图案施加应力，这使得可以减少或防止穿通。此外，可以改善或增强半导体器件的性能。
58.图4和图5是示出根据另一些实施方式的半导体器件的截面图。图4是沿着图1的线a-a'截取的截面图。图5是沿着图1的线b-b'截取的截面图。为了描述的简单，将省略或仅简要描述先前参照图2和图3描述的特征的描述。
59.参照图4和图5，根据另一些实施方式的半导体器件可以包括第一有源图案123。
60.第一有源图案123可以包括与第一隔离绝缘层110间隔开的第一至第三子有源图案124、126和128。例如，第一子有源图案124可以与第一隔离绝缘层110间隔开，第二子有源图案126可以与第一子有源图案124间隔开，第三子有源图案128可以与第二子有源图案126间隔开。换言之，第一子有源图案124可以是在第一隔离绝缘层110上的第一有源图案，即没有图2和图3的第一下有源图案122。在一些实施方式中，第一有源图案123可以包含硅锗
(sige)。
61.在一些实施方式中，第一至第三子有源图案124、126和128可以具有例如沿方向z1的相同的厚度ta1。第一隔离绝缘层110的厚度t1可以与第一至第三子有源图案123、126和128中的每个的厚度ta1基本相同。
62.图6和图7是示出根据另一些实施方式的半导体器件的截面图。图6是沿着图1的线a-a'截取的截面图。图7是沿着图1的线b-b'截取的截面图。为了描述的简单，将省略或仅简要描述先前参照图2和图3描述的特征的描述。
63.参照图6和图7，在根据另一些实施方式的半导体器件中，第一有源图案122可以包含硅(si)。第一有源图案122和123可以包括设置在第一隔离绝缘层110上的第一下有源图案122以及与第一下有源图案122间隔开的第一上有源图案123。例如，当第一有源图案123包含硅锗(sige)时，与附图不同，可以省略第一下有源图案122。
64.第一隔离绝缘层110的例如沿方向z1的厚度tl'可以大于第一有源图案122和123中的每个的厚度tal以及第一有源图案122和123之间的距离d1。
65.图8是示出根据另一些实施方式的半导体器件的示意性平面图。图9是沿着图8的线c-c'和d-d'截取的截面图。图10a和图10b分别是示出相对于施加到沟道的垂直应力的电子迁移率和空穴迁移率的曲线图。为了描述的简单，将省略或仅简要描述先前参照图2和图3描述的特征的描述。
66.参照图8至图10b，在根据另一些实施方式的半导体器件中，衬底100可以包括彼此不同的第一区域i和第二区域ii。衬底100的第一区域i和第二区域ii可以彼此相邻或者可以彼此间隔开。衬底100的第一区域i和第二区域ii可以是例如水平分隔的区域。
67.不同类型的晶体管可以形成在衬底100的第一区域i和第二区域ii中。在一些实施方式中，当nmos晶体管形成在衬底100的第一区域i中时，pmos晶体管可以形成在衬底100的第二区域ii中。
68.第一隔离绝缘层110可以设置在衬底100的第一区域i上。第一有源图案122和123可以设置在第一隔离绝缘层110上。第一下有源图案122可以与第一隔离绝缘层110接触，第一上有源图案123可以与第一隔离绝缘层110间隔开。
69.第一栅电极140可以设置在第一隔离绝缘层110上。第一栅电极140可以形成为围绕第一有源图案122和123。第一栅极电介质层130可以插置在第一有源图案122和123与第一栅电极140之间。
70.第二隔离绝缘层210可以设置在衬底100的第二区域ii上。第二有源图案222和223可以设置在第二隔离绝缘层210上。第二下有源图案222可以与第二隔离绝缘层210例如直接接触，第二上有源图案223可以与第二隔离绝缘层210间隔开。
71.第二栅电极240可以设置在第二隔离绝缘层210上。第二栅电极240可以形成为围绕第二有源图案222和223。第二栅极电介质层230可以插置在第二有源图案222和223与第二栅电极240之间。
72.第二栅极间隔物250可以设置在第二隔离绝缘层210上。第二栅极间隔物250可以沿着第二栅电极240的侧表面延伸。第二栅极间隔物250可以使第二栅电极240与第二源极/漏极区260电绝缘。
73.在一些实施方式中，第一隔离绝缘层110的厚度t1_1可以与第二隔离绝缘层210的
厚度t1_2基本相同。第一隔离绝缘层110和第二隔离绝缘层210可以包含不同的材料。因此，由第一隔离绝缘层110施加到第一有源图案122和123的应力以及由第二隔离绝缘层210施加到第二有源图案222和223的应力可以具有不同的方向。
74.详细地，第一隔离绝缘层110可以向第一下有源图案122施加压缩垂直应力(a)。换言之，第一隔离绝缘层110可以从第一隔离绝缘层110朝第一下有源图案122施加应力。
75.第二隔离绝缘层210可以向第二下有源图案222施加拉伸垂直应力(b)。换言之，第二隔离绝缘层210可以从第二下有源图案222朝第二隔离绝缘层210施加应力。
76.图10a是示出相对于施加到含硅的沟道的垂直应力的电子迁移率的曲线图。图10b是示出相对于施加到硅的垂直应力的空穴迁移率的曲线图。具有负值的垂直应力指压缩应力，具有正值的垂直应力指拉伸应力。
77.参照图10a，电子迁移率随着压缩垂直应力施加到沟道而增加，例如，电子迁移率随着压缩垂直应力(曲线图上的负值)增大而增加。参照图10b，空穴迁移率随着拉伸垂直应力施加到沟道而增加，例如，空穴迁移率随着拉伸垂直应力(曲线图上的正值)增大而增加。
78.因此，在根据一些实施方式的半导体器件中，nmos晶体管形成在第一区域i中，并且第一隔离绝缘层110向第一有源图案122和123施加压缩垂直应力(a)，从而可以增加第一有源图案122和123中的电子迁移率。此外，pmos晶体管形成在第二区域ii中，并且第二隔离绝缘层210向第二有源图案222和223施加拉伸垂直应力(b)，从而可以增加第二有源图案222和223中的空穴迁移率。
79.因此，半导体器件可以在垂直方向(例如，第三方向z1和z2)上以及在水平方向(例如，第一方向x1和x2)上向第一有源图案122和123以及第二有源图案222和223施加应力。详细地，可以取决于包含在第一源极/漏极区160中的材料而在水平方向(例如，第一方向x1)上向第一有源图案122和123施加应力，并且还可以取决于包含在第一隔离绝缘层110中的材料而在垂直方向(例如，第三方向z1)上向第一有源图案122和123施加应力。此外，可以取决于包含在第二源极/漏极区260中的材料而在水平方向(例如，第一方向x2)上向第二有源图案222和223施加应力，并且还可以取决于包含在第二隔离绝缘层210中的材料而在垂直方向(例如，第三方向z2)上向第二有源图案222和223施加应力。因此，与形成在soi衬底上并包括有源图案的半导体器件相比，根据另一些实施方式的半导体器件可以更有效地向有源图案施加应力。因此，可以改善或增强根据实施方式的半导体器件的性能。
80.图11是示出根据另一些实施方式的半导体器件的示意性平面图。图12是沿着图11的线e-e'、f-f'、g-g'和h-h'截取的截面图。为了描述的简单，将省略或仅简要描述先前参照图2和3描述的特征的描述。
81.参照图11和图12，在根据另一些实施方式的半导体器件中，衬底100可以包括彼此不同的第一区域i、第二区域ii、第三区域iii和第四区域iv。第一区域i、第二区域ii、第三区域iii和第四区域iv可以是例如水平分隔的区域。尽管为了描述的简单，在图11和图12中示出了衬底100包括四个区域，但本公开不限于此。例如，根据一些实施方式的半导体器件可以包括五个或更多个区域。
82.一个或更多个牺牲层201、301、303、401、403和405以及一个或更多个有源层202、302、304、402、404和406可以交替地堆叠在衬底100上。一个或更多个牺牲层201、301、303、401、403和405以及一个或更多个有源层202、302、304、402、404和406可以在第三方向z1、
z2、z3和z4上堆叠。这里，第三方向z1、z2、z3和z4可以是衬底100的厚度方向并且可以是相同的方向，例如，但是反映衬底100上的不同的各个区域。例如，第一牺牲层201、301和401、第一有源层202、302和402、第二牺牲层303和403、第二有源层304和404、第三牺牲层405以及第三有源层406可以依次堆叠在衬底100上。
83.各个区域i、ii、iii和vi中的牺牲层201、301、303、401和403可以是同一层级上的牺牲层。例如，第二区域ii中的第一牺牲层201、第三区域iii中的第一牺牲层301和第四区域vi中的第一牺牲层401可以是同一层级上的牺牲层。第三区域iii中的第二牺牲层303和第四区域vi中的第二牺牲层403可以是同一层级上的牺牲层。
84.各个区域i、ii、iii和vi中的有源层202、302、304、402和404可以是同一层级上的有源层。例如，第二区域ii中的第一有源层202、第三区域iii中的第一有源层302和第四区域vi中的第一有源层402可以是同一层级上的有源层。第三区域iii中的第二有源层304和第四区域vi中的第二有源层404可以是同一层级上的有源层。这里，同一层级上的层可以指通过相同的制造工艺形成的层。
85.详细地，牺牲层201、301、303、401、403和405以及有源层202、302、304、402、404和406可以具有阶梯形状。第一牺牲层201和第一有源层202可以形成在第二区域ii中。在第三区域iii中，除了形成在第二区域ii中的层之外，还可以形成第二牺牲层303和第二有源层304。在第四区域vi中，除了形成在第三区域iii中的层之外，还可以形成第三牺牲层403和第三有源层404。
86.牺牲层201、301、303、401、403和405以及有源层202、302、304、402、404和406可以包含不同的材料。例如，牺牲层201、301、303、401、403和405可以包含硅，有源层202、302、304、402、404和406可以包含硅锗。
87.第一至第四区域i、ii、iii和vi可以分别包括第一至第四隔离绝缘层110、210、310和410。第一至第四隔离绝缘层110、210、310和410可以布置在不同的位置。例如，第一至第四隔离绝缘层110、210、310和410可以布置在第三方向z1、z2、z3和z4上的不同位置处。这里，第三方向z1、z2、z3和z4可以是相同的方向。
88.第一至第四隔离绝缘层110、210、310和410可以在水平方向(例如，第二方向yl、y2、y3和y4)上不重叠。这里，第二方向y1、y2、y3和y4可以是相同的方向，例如，但是反映衬底100上的不同的各个区域。例如，第二隔离绝缘层210可以设置在第一隔离绝缘层110上方，第三隔离绝缘层310可以设置在第二隔离绝缘层210上方，第四隔离绝缘层410可以设置在第三隔离绝缘层310上方。换言之，第一隔离绝缘层110的顶表面、第二隔离绝缘层210的顶表面、第三隔离绝缘层310的顶表面和第四隔离绝缘层410的顶表面可以布置在不同的高度。
89.牺牲层201、301、303、401、403和405的数量以及分别布置在第一至第四隔离绝缘层110、210、310和410下方的有源层202、302、304、402、404和406的数量可以变化。在第一隔离绝缘层110下方，可以设置n个牺牲层(n为自然数)和n个有源层。在第二隔离绝缘层210下方，可以设置m个牺牲层(m为自然数)和m个有源层。在这种情况下，n和m可以彼此不同。换言之，设置在第一隔离绝缘层110下方的牺牲层的数量和设置在第一隔离绝缘层110下方的有源层的数量可以相同，但是设置在第一隔离绝缘层110下方的牺牲层的数量和有源层的数量可以不同于设置在第二隔离绝缘层210下方的牺牲层的数量和有源层的数量。
90.例如，第一牺牲层201和第一有源层202可以依次堆叠在第二隔离绝缘层210下方。第一牺牲层301、第一有源层302、第二牺牲层303和第二有源层304可以依次堆叠在第三隔离绝缘层310下方。第一牺牲层401、第一有源层402、第二牺牲层403、第二有源层404、第三牺牲层405和第三有源层406可以依次堆叠在第四隔离绝缘层410下方。
91.第一隔离绝缘层110可以形成在已从其去除了第一区域i中的在与第二区域ii中的第一牺牲层201相同的层级上的牺牲层的空间中。因此，第一隔离绝缘层110的厚度t1可以与第二区域ii中的第一牺牲层201的厚度ts21基本相同。
92.第二隔离绝缘层210可以形成在已经从其去除了第二区域ii中的在与第三区域iii中的第二牺牲层303相同的层级上的牺牲层的空间中。因此，第二隔离绝缘层210的厚度t2可以与第三区域iii中的第二牺牲层303的厚度ts31基本相同。
93.第三隔离绝缘层310可以形成在已经从其去除了第三区域iii中的在与第四区域vi中的第三牺牲层405相同的层级上的牺牲层的空间中。因此，第三隔离绝缘层310的厚度t3可以与第四区域vi中的第三牺牲层405的厚度ts41基本相同。第四隔离绝缘层410可以具有厚度t4。
94.第一下有源图案122可以通过图案化第一区域i中的在与第二区域ii中的第一有源层202相同的层级上的有源层来形成。因此，第一下有源图案122可以形成在与第二区域ii中的第一有源层202相同的层级上。第一下有源图案122的厚度ta1与第二区域ii中的第一有源层202的厚度ts22基本相同。
95.第二下有源图案222可以通过图案化第二区域ii中的在与第三区域iii中的第二有源层304相同的层级上的有源层来形成。因此，第二下有源图案222可以形成在与第三区域iii中的第二有源层304相同的层级上。第二下有源图案222的厚度ta2可以与第三区域iii中的第二有源层304的厚度ts32基本相同。
96.第三下有源图案322可以通过图案化第三区域iii中的在与第四区域vi中的第三有源层406相同的层级上的有源层来形成。因此，第三下有源图案322可以形成在与第四区域vi中的第三有源层406相同的层级上。第三下有源图案322的厚度ta3可以与第四区域vi中的第三有源层406的厚度ts42基本相同。
97.同时，第一栅电极140可以围绕第一有源图案122和123，第二栅电极240可以围绕第二有源图案222和223，第三栅电极340可以围绕第三有源图案322和323，第四栅电极440可以围绕第四有源图案422。第四有源图案422可以具有厚度ta4。
98.布置在第一区域i上的第一有源图案122和123的数量、布置在第二区域ii上的第二有源图案222和223的数量、布置在第三区域iii上的第三有源图案322和323的数量以及布置在第四区域vi上的第四有源图案422的数量可以彼此不同。换言之，由第一栅电极140围绕的第一有源图案122和123的面积、由第二栅电极240围绕的第二有源图案222和223的面积、由第三栅电极340围绕的第三有源图案322和323的面积以及由第四栅电极440围绕的第四有源图案422的面积可以彼此不同。因此，形成在根据一些实施方式的半导体器件的第一至第四区域i、ii、iii和vi中的元件的驱动性能可以不同。尽管为了描述的简单，在图11和图12中示出了布置在第一区域i上的第一有源图案122和123的数量为四个，但本公开不限于此。例如，五个或更多个第一有源图案122和123可以布置在第一区域i上。因此，布置在第二至第四区域ii、iii和vi上的有源图案的数量也可以增加。
99.半导体器件的驱动性能可以取决于栅电极和有源图案之间的接触面积而变化。此时，半导体器件的尺寸可以增大以增大栅电极和有源图案之间的接触面积。
100.然而，在根据一些实施方式的半导体器件中，可以通过调节其中形成有源图案的位置来增大或减小栅电极和有源图案之间的接触面积。换言之，可以增大栅电极和有源图案之间的接触面积而不增大半导体器件的面积。
101.图13是沿着图11的线e-e'、f-f'、g-g'和h-h'截取的截面图。为了描述的简单，将省略或仅简要描述先前参照图11和图12描述的特征的描述。
102.参照图11和图13，在根据另一些实施方式的半导体器件中，第一至第四隔离绝缘层110、210、310和410可以布置在例如第三方向z1、z2、z3和z4上的不同位置。这里，第三方向z1、z2、z3和z4可以是相同的方向。
103.第一至第四隔离绝缘层110、210、310和410可以在水平方向(例如，第二方向y1、y2、y3和y4)上至少部分地彼此重叠。这里，第二方向y1、y2、y3和y4可以是相同的方向。例如，第二隔离绝缘层210的至少一部分可以与第一隔离绝缘层110重叠，第三隔离绝缘层310的至少一部分可以与第二隔离绝缘层210重叠，第四隔离绝缘层410的至少一部分可以与第三隔离绝缘层310重叠。
104.第一隔离绝缘层110可以形成在已经从其去除了在与第二区域ii中的第一牺牲层201、第二区域ii中的第一有源层202和第三区域iii中的第二牺牲层303相同的层级上的牺牲层和有源层的空间中。因此，第一隔离绝缘层110的厚度t1'可以大于第二区域ii中的第一牺牲层201的厚度ts21和第二区域ii中的第一有源层202的厚度ts22。此外，第一隔离绝缘层110的厚度t1'可以与第二区域ii中的第一牺牲层201的厚度ts21、第二区域ii中的第一有源层202的厚度ts22和第三区域iii中的第二牺牲层303的厚度ts31之和基本相同。
105.第二隔离绝缘层210可以形成在已从其去除了在与第三区域iii中的第二牺牲层303、第三区域iii中的第二有源层304和第四区域vi中的第三牺牲层405相同的层级上的牺牲层和有源层的空间中。因此，第二隔离绝缘层210的厚度t2'可以大于第三区域iii中的第二牺牲层303的厚度ts31和第三区域iii中的第二有源层304的厚度ts32。此外，第二隔离绝缘层210的厚度t2'可以与第三区域iii中的第二牺牲层303的厚度ts31、第三区域iii中的第二有源层304的厚度ts32和第四区域vi中的第三牺牲层405的厚度ts41之和基本相同。
106.第三隔离绝缘层310的厚度t3'可以大于第四区域vi中的第三牺牲层405的厚度ts41和第四区域vi中的第三有源层406的厚度ts42。第四隔离绝缘层410可以具有厚度t4'。
107.图14至图32是示出根据一些实施方式的制造半导体器件的方法中的例如顺序的阶段的视图。作为参考，图15、图17、图19、图21、图23、图25、图27、图29和图31是沿着图14的线a-a'截取的截面图。图16、图18、图20、图22、图24、图26、图30和图32是沿着图14的线b-b'截取的截面图。
108.参照图14至图16，可以在衬底100上形成其中交替地堆叠牺牲层1001、1002、1003和1004以及有源层1011、1012、1013和1014的层叠结构st1。
109.有源层1011、1012、1013和1014可以包含相对于牺牲层1001、1002、1003和1004具有蚀刻选择性的材料。牺牲层1001、1002、1003和1004以及有源层1011、1012、1013和1014可以通过例如外延生长方法形成。例如，牺牲层1001、1002、1003和1004可以包含硅锗，有源层1011、1012、1013和1014可以包含硅。
110.尽管为了描述的简单，在图14至图16中示出了四个有源层1011、1012、1013和1014以及四个牺牲层1001、1002、1003和1004，但本公开不限于此。此外，尽管为了描述的简单，示出了有源层1014设置在层叠结构st1的最上部，但本公开不限于此。例如，牺牲层可以设置在层叠结构st1的最上部。
111.然后，可以在层叠结构st1上形成缓冲层1500。缓冲层1500可以包含例如硅氧化物。
112.然后，可以在缓冲层1500上形成第一掩模图案1600。第一掩模图案1600可以在第一方向x1上伸长。
113.参照图17和图18，可以使用第一掩模图案1600作为蚀刻掩模来执行蚀刻工艺。可以蚀刻层叠结构st1以形成堆叠结构s1。
114.此时，可以从顶表面到层叠结构st1到设置在最下部的第一牺牲层1001的至少一部分执行蚀刻工艺。换言之，第一牺牲层1001的顶表面的至少一部分可以通过蚀刻工艺暴露。例如，如图18所示，第一牺牲层1001的第一部分可以在堆叠结构s1的底部以与堆叠结构s1的层的底部重叠，而第一牺牲层1001的第二部分可以与第一部分相邻，但不与堆叠结构s1的底部重叠，例如相对于衬底100，第一牺牲层1001的第二部分的厚度可以小于第一牺牲层1001的第一部分的厚度。此外，可以蚀刻第一至第四有源层1011、1012、1013和1014以形成在第一方向x1上延伸的第一至第四有源图案122、124、126和128。
115.因此，可以形成在第三方向z1上从第一牺牲层1001突出的堆叠结构sl。堆叠结构s1可以包括第一牺牲层1001的一部分、第二至第四牺牲层1002、1003和1004以及第一至第四有源图案122、124、126和128。
116.参照图19和图20，可以形成衬垫层1700。衬垫层1700可以形成为在第一掩模图案1600的顶表面和侧表面、堆叠结构s1的侧表面以及第一牺牲层1001的暴露的顶表面上是共形的。然后，可以通过各向同性蚀刻去除衬垫层1700的形成在被堆叠结构s1暴露的第一牺牲层1001的顶表面上的部分，例如，可以从第一牺牲层1001的不与堆叠结构s1的底部重叠的第二部分去除衬垫层1700的一部分。因此，衬垫层1700可以围绕第一掩模图案1600的顶表面和侧表面以及堆叠结构s1的侧表面。
117.衬垫层1700可以包含例如与包含在第一掩模图案1600中的材料相同的材料。衬垫层1700可以包括例如硅氮化物，但不限于此。
118.参照图21和图22，可以去除被衬垫层1700暴露的第一牺牲层1001。例如，如图21所示，可以通过第一牺牲层1001的被衬垫层1700暴露的第二部分完全去除第一牺牲层1001，例如，包括第一牺牲层1001的在衬底100和有源图案122之间的第一部分。
119.参照图23和图24，可以在衬底100上形成预隔离绝缘层110p。例如，如图24所示，预隔离绝缘层110p可以在衬底100上并沿着堆叠结构的侧面和底部(例如，包括在衬底100和有源图案122之间的空间中)形成。因此，可以用预隔离绝缘层110p填充已从其去除了第一牺牲层1001的空间。
120.参照图25和图26，可以使用设置在第一掩模图案1600的顶表面上的衬垫层1700作为蚀刻掩模来执行蚀刻工艺。因此，可以暴露有源图案122、124、126和128的侧表面以及牺牲层1002、1003和1004的侧表面。
121.此外，隔离绝缘层110可以形成在已从其去除了第一牺牲层1001的空间中。即，预
隔离绝缘层110p的在衬底100和有源图案122之间的部分可以变成隔离绝缘层110。
122.参照图27和图28，可以去除衬垫层1700、第一掩模图案1600和缓冲层1500。然后，可以在第四有源图案128上形成在第二方向y1上延伸的虚设栅电极140p。
123.可以使用第二掩模图案1800作为蚀刻掩模来形成虚设栅电极140p。在虚设栅电极140p和第四有源图案128之间可以进一步形成虚设栅极电介质层或保护层。此外，可以在虚设栅电极140p的侧壁上形成预栅极间隔物150p。
124.参照图29和图30，可以在虚设栅电极140p的两侧形成第一源极/漏极区160。在一些实施方式中，可以部分地去除牺牲层1002、1003和1004以及有源图案122、124、126和128以形成第一源极/漏极区160。
125.在部分地去除牺牲层1002、1003和1004以及有源图案122、124、126和128之后，可以进一步去除与预栅极间隔物150p重叠的至少一部分牺牲层1002、1003和1004。可以在进一步去除了牺牲层1002、1003和1004的位置处形成第一内间隔物151。然后，可以在虚设栅电极140p的两侧形成第一源极/漏极区160。
126.然后，可以在隔离绝缘层110上形成覆盖第一源极/漏极区160的层间绝缘层180。虚设栅电极140p可以被层间绝缘层180暴露。
127.可以在层间绝缘层180的形成期间去除第二掩模图案1800。此外，在层间绝缘层180的形成期间，可以在第一内间隔物151上形成第一外间隔物152。因此，可以形成包括内间隔物151和外间隔物152的栅极间隔物150。
128.参照图31和图32，可以去除虚设栅电极140p以及牺牲层1002、1003和1004。因此，可以形成在第二方向y1上伸长的沟槽140t。此外，可以暴露第一有源图案122、124、126和128。
129.第一下有源图案122可以形成在隔离绝缘层110上。第一子有源图案124可以与第一下有源图案122间隔开，第二子有源图案126可以与第一子有源图案124间隔开，第三子有源图案128可以与第二子有源图案126间隔开。
130.接下来，参照图2和图3，可以在沟槽140t中形成第一栅极电介质层130和第一栅电极140。尽管为了描述的简单，示出了作为单层的第一栅电极140，但本公开的技术精神不限于此。例如，第一栅电极140可以是多层。例如，第一栅电极140可以包括调节功函数的功函数调节层和填充由功函数调节层形成的空间的填充导电层。换言之，根据一些实施方式的半导体器件使用体硅衬底而非soi衬底，从而可以在衬底100上形成包括第一隔离绝缘层110的半导体器件。
131.图33至图36是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图。作为参考，图33和图35是沿着图14的线a-a'截取的截面图。图34和图36是沿着图34的线b-b'截取的截面图。图33是继图27之后的视图，图34是继图28之后的视图。
132.参照图33和图34，可以在虚设栅电极140p的两侧形成第一源极/漏极区160。在一些实施方式中，可以部分地去除牺牲层1002、1003和1004以及有源图案122、124、126和128以形成第一源极/漏极区160。
133.在部分地去除牺牲层1002、1003和1004以及有源图案122、124、126和128之后，可以进一步去除与预栅极间隔物150p重叠的至少一部分有源图案122、124、126和128。可以在进一步去除了有源图案122、124、126和128的位置处形成第一内间隔物151。然后，可以在虚
设栅电极140p的两侧形成第一源极/漏极区160。
134.然后，可以在隔离绝缘层110上形成覆盖第一源极/漏极区160的层间绝缘层180。虚设栅电极140p可以被层间绝缘层180暴露。
135.可以在层间绝缘层180的形成期间去除第二掩模图案1800。此外，在层间绝缘层180的形成期间，可以在第一内间隔物151上形成第一外间隔物152。因此，可以形成包括内间隔物151和外间隔物152的栅极间隔物150。此外，外间隔物152可以形成在内间隔物151上。
136.参照图35和图36，可以去除虚设栅电极140p以及有源图案122、124、126和128。因此，可以形成在第二方向y1上伸长的沟槽140t。此外，可以暴露牺牲层1002、1003和1004。第二至第四牺牲层1002、1003和1004可以彼此间隔开。换言之，第二至第四牺牲层1002、1003和1004可以用作有源图案。
137.接下来，参照图4和图5，第二至第四牺牲层1002、1003和1004可以对应于图4和图5的第一有源图案124、126和128。可以在沟槽140t中形成第一栅极电介质层130和第一栅电极140。
138.图37至图40是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图。作为参考，图37至图40是沿着图14的线b-b'截取的截面图。图37是继图16之后的视图。
139.参照图37，可以使用第一掩模图案1600作为蚀刻掩模来执行蚀刻工艺。此时，可以从层叠结构的顶表面到设置在最下部的第一有源层1011的至少一部分执行蚀刻工艺。换言之，第一有源层1011的顶表面的至少一部分可以通过蚀刻工艺暴露。此外，可以蚀刻第二至第四有源层1012、1013和1014以形成在第一方向x1上延伸的第二至第四有源图案124、126和128。
140.因此，可以形成在第三方向z1上从第一有源图案122突出的堆叠结构。堆叠结构可以形成在第一牺牲层1001上，并且可以包括第一至第四有源图案122、124、126和128以及第二至第四牺牲层1002、1003和1004。
141.换言之，在根据另一些实施方式的制造半导体器件的方法中，可以考虑到蚀刻材料和/或蚀刻时间来设置蚀刻工艺的停止件的位置。因此，可以将期望位置处的牺牲层或有源层设置为蚀刻工艺的停止件，并且可以暴露其顶表面。因此，可以调节半导体器件中包括的有源图案的数量。
142.参照图38，可以形成衬垫层1700。衬垫层1700可以形成为与第一掩模图案1600的顶表面和侧表面、堆叠结构的侧表面以及第一有源图案122的暴露的顶表面共形。然后，可以通过各向同性蚀刻去除形成在被堆叠结构暴露的第一有源图案122的顶表面上的一部分衬垫层1700。因此，衬垫层1700可以围绕第一掩模图案1600的顶表面和侧表面以及堆叠结构的侧表面。
143.参照图39，可以去除被衬垫层1700暴露的第一有源图案122。
144.参照图40，可以去除通过去除第一有源图案122而暴露的第一牺牲层1001和第二牺牲层1002。然后，可以在已从其去除了第一牺牲层1001、第一有源图案122和第二牺牲层1002的空间中形成第一隔离绝缘层110。
145.接下来，参照图23至图31和图6至图7，可以形成第一栅极电介质层130和第一栅电极140。
146.在根据另一些实施方式的制造半导体器件的方法中，可以去除第一有源图案122、第一牺牲层1001和第二牺牲层1002以形成第一隔离绝缘层110。
147.图41和图42是示出根据一些实施方式的制造半导体器件的方法中的阶段的视图。作为参考，图41和图42是沿着图8的线c-c'和d-d'截取的截面图。图41是继图22之后的视图。
148.参照图41，可以在第一区域i上形成第一衬垫层1700，并且可以在第二区域ii上形成第二衬垫层2700。可以去除第一区域i上的牺牲层和第二区域ii上的牺牲层。
149.然后，可以在第一区域i上形成第三掩模图案。可以在被第三掩模图案暴露的第二区域ii上形成第二预隔离绝缘层210p。因此，可以填充第二区域ii上的已从其去除了牺牲层的空间。
150.参照图42，可以使用设置在第二区域ii中的第二掩模图案2600的顶表面上的第二衬垫层2700作为蚀刻掩模来执行蚀刻工艺。因此，可以暴露第二有源图案222、224、226和228的侧表面以及第二牺牲层2002、2003和2004的侧表面。此外，可以形成第二隔离绝缘层210。
151.然后，可以在第二区域ii上形成第四掩模图案，并且可以去除第一区域i上的第三掩模图案。可以在被第四掩模图案暴露的第一区域i上形成第一预隔离绝缘层。因此，可以填充第一区域i上的已从其去除了牺牲层的空间。
152.然后，可以使用设置在第一区域i中的第一掩模图案1600的顶表面上的第一衬垫层1700作为蚀刻掩模来执行蚀刻工艺。因此，可以暴露第一有源图案122、124、126和128的侧表面以及第一牺牲层1002、1003和1004的侧表面。此外，可以形成第一隔离绝缘层110。
153.接下来，参照27至图31以及图8和图9，第一区域i可以包括第一隔离绝缘层110和形成在第一隔离绝缘层110上的第一栅电极140，第二区域ii可以包括第二隔离绝缘层210和形成在第二隔离绝缘层210上的第二栅电极240，第二隔离绝缘层210包含与第一隔离绝缘层110中包含的材料不同的材料。
154.作为总结和回顾，本公开的方面提供了具有改善的产品可靠性的半导体器件。本公开的方面还提供了制造具有改善的产品可靠性的半导体器件的方法。
155.已经在此公开了示例实施方式，并且尽管采用了特定术语，但是它们将仅在一般和描述性的意义上而不是出于限制的目的被使用和解释。在一些情况下，在提交本技术时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另有特别指示。因此，本领域技术人员将理解，在不背离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
156.2020年7月30日在韩国知识产权局提交并且名称为“半导体器件和制造其的方法”的第10-2020-0095308号韩国专利申请通过引用全文合并于此。