沟槽型功率器件的制作方法

1.本发明涉及一种半导体集成电路，特别是涉及一种沟槽型功率器件。


背景技术：

2.如图1所示，是现有沟槽型功率器件的版图结构的示意图；如图2a所示，是沿图1中的虚线bb的剖面结构图；如图2b所示，是沿图1中的虚线cc的剖面结构图；以n型沟槽型功率mosfet为例，现有沟槽型功率器件包括器件单元区和终端区。图1中，所述器件单元区和所述终端区分别位于虚线aa的左侧和右侧。
3.在所述器件单元区中形成有多个器件单元；所述器件单元区中的结构包括：
4.沟槽栅，包括形成于栅极沟槽中的栅介质层105和栅极导电材料层102。
5.所述栅极沟槽形成于n型掺杂的第一外延层101中。
6.在所述第一外延层101中形成有p型掺杂的体区106，所述栅极沟槽的深度大于所述体区106的结深。这样，被所述栅极导电材料层102所覆盖的所述体区106表面用于形成导电沟道。
7.在所述体区106的表面形成有和所述沟槽栅自对准的n型重掺杂的源区107。
8.在所述源区107顶部形成有接触孔103，所述接触孔103的底部穿过所述源区107和所述体区106接触。
9.所述终端区环绕在所述器件单元区的周侧，所述终端区的结构包括：
10.所述体区106也形成在所述终端区的所述第一外延层101的表面。
11.通常，在俯视面上，所述器件单元区中的所述器件单元的版图形状包括：条形、方块形和六边形。图1中，所述器件单元的版图形状为条形，此时，所述器件单元区的版图结构包括：
12.所述接触孔103呈第一条形结构。
13.所述沟槽栅包括第二条形结构102a和第三条形结构102b。
14.所述第二条形结构102a包括多条且都和所述第一条形结构平行，各所述第一条形结构位于两条相邻的所述第二条形结构102a之间。
15.所述第三条形结构102b和各所述第二条形结构102a垂直，各所述第二条形结构102a的端部都连接到所述第三条形结构102b。
16.所述器件单元区中最外侧的所述沟槽栅包括所述第三条形结构102b，图1中的虚线bb即对应于所述第三条形结构102b的外侧面位置。
17.在所述终端区中也设置有所述沟槽栅；在俯视面上，所述终端区的所述沟槽栅的版图形状呈第四条形结构102c；所述第四条形结构102c和各所述第二条形结构102a平行，所述第四条形结构102c之间的间距大于所述第二条形结构102a之间的间距。
18.所述第四条形结构102c的第一端和所述第三条形结构102b连接，所述第四条形结构102c的第二端连接到栅极总线。
19.沟槽型功率器件为沟槽型功率mosfet。
20.所述第一外延层101形成在半导体衬底104上。
21.所述半导体衬底104为n型重掺杂，所述漏区由背面减薄后的所述半导体衬底104组成；或者，所述漏区由通过对背面减薄后的所述半导体衬底104进行n型重掺杂离子注入形成的掺杂区组成。
22.通常，所述半导体衬底104包括硅衬底。所述第一外延层101包括硅外延层；所述栅介质层105包括栅氧化层；所述栅极导电材料层102包括多晶硅栅。
23.在所述半导体衬底104正面形成有层间膜108，所述层间膜108覆盖所述器件单元区的所述沟槽栅和所述源区107以及覆盖所述终端区的所述体区106表面；所述接触孔103穿过所述层间膜108。
24.功率mosfet在非钳位感性开关(uis)条件下的雪崩击穿能量(eas)是功率器件的重要参数，反映了功率器件在应用电路中能承受冲击能量(尖峰电压电流)的大小。
25.eas主要由器件的版图设计、实际制造工艺及流程这三个因素决定，器件eas失效通常发生在芯片四周的终端区域。在同等的版图大小和相同的制造工艺条件下，优化终端的版图设计尤为重要。


技术实现要素：

26.本发明所要解决的技术问题是提供一种沟槽型功率器件，能提高器件的雪崩击穿能量(eas)。
27.为解决上述技术问题，本发明提供一种的沟槽型功率器件包括器件单元区和终端区。
28.在所述器件单元区中形成有多个器件单元；所述器件单元区中的结构包括：
29.沟槽栅，包括形成于栅极沟槽中的栅介质层和栅极导电材料层。
30.所述栅极沟槽形成于第一导电类型掺杂的第一外延层中。
31.在所述第一外延层中形成有第二导电类型掺杂的体区，所述栅极沟槽的深度大于所述体区的结深。
32.在所述体区的表面形成有和所述沟槽栅自对准的第一导电类型重掺杂的源区。
33.在所述源区顶部形成有第一接触孔，所述第一接触孔的底部穿过所述源区和所述体区接触。
34.所述终端区环绕在所述器件单元区的周侧，所述终端区的结构包括：
35.所述体区也形成在所述终端区的所述第一外延层的表面。
36.在所述器件单元区中最外侧的所述沟槽侧的外侧的所述终端区的所述体区顶部形成有第二接触孔，所述第一接触孔和所述第二接触孔的顶部都连接到由正面金属层组成的源极；所述第二接触孔和底部的所述体区接触以降低所述终端区和所述器件单元区的交界面处为所述体区的接触电阻，以防止在所述终端区和所述器件单元区的交界面的寄生三极管异常开启并从而改善器件的eas。
37.进一步的改进是，在俯视面上，所述器件单元区中的所述器件单元的版图形状包括：条形、方块形和六边形。
38.进一步的改进是，在俯视面上，所述终端区的所述第二接触孔的版图形状包括：圆形、正方形和长方形。
39.进一步的改进是，多个所述第二接触孔组成阵列结构。
40.进一步的改进是，各所述第二接触孔和邻近的所述沟槽栅之间的距离等于各所述第一接触孔和邻近的所述沟槽栅之间的距离。
41.进一步的改进是，所述第二接触孔的宽度为所述第一接触孔的宽度的1～1.5倍。
42.进一步的改进是，所述器件单元的版图形状为条形时，所述器件单元区的版图结构包括：
43.所述第一接触孔呈第一条形结构。
44.所述沟槽栅包括第二条形结构和第三条形结构。
45.所述第二条形结构包括多条且都和所述第一条形结构平行，各所述第一条形结构位于两条相邻的所述第二条形结构之间。
46.所述第三条形结构和各所述第二条形结构垂直，各所述第二条形结构的端部都连接到所述第三条形结构。
47.进一步的改进是，所述器件单元区中最外侧的所述沟槽栅包括所述第三条形结构。
48.进一步的改进是，在所述终端区中也设置有所述沟槽栅；在俯视面上，所述终端区的所述沟槽栅的版图形状呈第四条形结构；
49.所述第四条形结构和各所述第二条形结构平行，所述第四条形结构之间的间距大于所述第二条形结构之间的间距；
50.所述第四条形结构的第一端和所述第三条形结构连接，所述第四条形结构的第二端连接到栅极总线。
51.进一步的改进是，在俯视面上，各所述第二接触孔呈第五条形结构或者由多个所述第二接触孔组成的阵列结构呈第五条形结构；
52.所述第五条形结构和所述第三条形结构平行，各所述第五条形结构设置在各所述第四条形结构的间隔区域中。
53.进一步的改进是，在所述第一接触孔和所述第二接触孔的底部还形成有第二导电类型重掺杂的体接触区。
54.进一步的改进是，沟槽型功率器件为沟槽型功率mosfet；
55.所述第一外延层形成在半导体衬底上；
56.所述半导体衬底为第一导电类型重掺杂，所述漏区由背面减薄后的所述半导体衬底组成；或者，所述漏区由通过对背面减薄后的所述半导体衬底进行第一导电类型重掺杂离子注入形成的掺杂区组成。
57.进一步的改进是，所述半导体衬底包括硅衬底。
58.进一步的改进是，所述第一外延层包括硅外延层；
59.所述栅介质层包括栅氧化层；
60.所述栅极导电材料层包括多晶硅栅。
61.进一步的改进是，所述沟槽型功率器件为n型器件，第一导电类型为n型，第二导电类型为p型；或者，所述沟槽型功率器件为p型器件，第一导电类型为p型，第二导电类型为n型。
62.本发明在终端区的体区顶部也设置有接触孔即第二接触孔，第二接触孔靠近器件
单元区中最外侧的沟槽栅的外侧面，由于器件单元区和终端区的交界面位于器件单元区中最外侧的沟槽栅处，故，第二接触孔设置后能降低终端区和器件单元区的交界面处为体区的接触电阻，能防止在终端区和器件单元区的交界面的寄生三极管异常开启并从而改善器件的eas。
附图说明
63.下面结合附图和具体实施方式对本发明作进一步详细的说明：
64.图1是现有沟槽型功率器件的版图结构的示意图；
65.图2a是沿图1中的虚线bb的剖面结构图；
66.图2b是沿图1中的虚线cc的剖面结构图；
67.图3是本发明实施例沟槽型功率器件的版图结构的示意图；
68.图4a是沿图3中的虚线bb的剖面结构图；
69.图4b是沿图3中的虚线cc的剖面结构图。
具体实施方式
70.如图3所示，是本发明实施例沟槽型功率器件的版图结构的示意图；如图4a所示，是沿图3中的虚线bb的剖面结构图；如图4b所示，是沿图3中的虚线cc的剖面结构图；本发明实施例沟槽型功率器件包括器件单元区和终端区。图3中，所述器件单元区和所述终端区分别位于虚线aa的左侧和右侧。
71.在所述器件单元区中形成有多个器件单元；所述器件单元区中的结构包括：
72.沟槽栅，包括形成于栅极沟槽中的栅介质层205和栅极导电材料层202。
73.所述栅极沟槽形成于第一导电类型掺杂的第一外延层201中。
74.在所述第一外延层201中形成有第二导电类型掺杂的体区206，所述栅极沟槽的深度大于所述体区206的结深。这样，被所述栅极导电材料层202所覆盖的所述体区206表面用于形成导电沟道。
75.在所述体区206的表面形成有和所述沟槽栅自对准的第一导电类型重掺杂的源区207。
76.在所述源区207顶部形成有第一接触孔203，所述第一接触孔203的底部穿过所述源区207和所述体区206接触。
77.所述终端区环绕在所述器件单元区的周侧，所述终端区的结构包括：
78.所述体区206也形成在所述终端区的所述第一外延层201的表面。
79.在所述器件单元区中最外侧的所述沟槽侧的外侧的所述终端区的所述体区206顶部形成有第二接触孔203a，所述第一接触孔203和所述第二接触孔203a的顶部都连接到由正面金属层组成的源极；所述第二接触孔203a和底部的所述体区206接触以降低所述终端区和所述器件单元区的交界面处为所述体区206的接触电阻，以防止在所述终端区和所述器件单元区的交界面的寄生三极管异常开启并从而改善器件的eas。
80.本发明实施例中，在俯视面上，所述器件单元区中的所述器件单元的版图形状包括：条形、方块形和六边形。
81.在俯视面上，所述终端区的所述第二接触孔203a的版图形状包括：圆形、正方形和
长方形。多个所述第二接触孔203a组成阵列结构。
82.各所述第二接触孔203a和邻近的所述沟槽栅之间的距离等于各所述第一接触孔203和邻近的所述沟槽栅之间的距离。
83.所述第二接触孔203a的宽度为所述第一接触孔203的宽度的1～1.5倍。
84.图3中，所述器件单元的版图形状为条形，此时，所述器件单元区的版图结构包括：
85.所述第一接触孔203呈第一条形结构。
86.所述沟槽栅包括第二条形结构202a和第三条形结构202b。
87.所述第二条形结构202a包括多条且都和所述第一条形结构平行，各所述第一条形结构位于两条相邻的所述第二条形结构202a之间。
88.所述第三条形结构202b和各所述第二条形结构202a垂直，各所述第二条形结构202a的端部都连接到所述第三条形结构202b。
89.所述器件单元区中最外侧的所述沟槽栅包括所述第三条形结构202b，图3中的虚线bb即对应于所述第三条形结构202b的外侧面位置。
90.在所述终端区中也设置有所述沟槽栅；在俯视面上，所述终端区的所述沟槽栅的版图形状呈第四条形结构202c；
91.所述第四条形结构202c和各所述第二条形结构202a平行，所述第四条形结构202c之间的间距大于所述第二条形结构202a之间的间距；
92.所述第四条形结构202c的第一端和所述第三条形结构202b连接，所述第四条形结构202c的第二端连接到栅极总线。
93.在其他实施例中，当所述器件单元区中的所述器件单元的版图形状为方块形或六边形时，各所述器件单元会排列形成阵列结构，在俯视面上，各所述第二条形结构202a、所述第三条形结构202b和所述第四条形结构202c都由排列成阵列结构的各所述器件单元的所述沟槽栅排列而成。
94.本发明实施例中，在俯视面上，各所述第二接触孔203a呈第五条形结构或者由多个所述第二接触孔203a组成的阵列结构呈第五条形结构。
95.所述第五条形结构和所述第三条形结构202b平行，各所述第五条形结构设置在各所述第四条形结构202c的间隔区域中。
96.在所述第一接触孔203和所述第二接触孔203a的底部还形成有第二导电类型重掺杂的体接触区209。
97.沟槽型功率器件为沟槽型功率mosfet。
98.所述第一外延层201形成在半导体衬底204上。
99.所述半导体衬底204为第一导电类型重掺杂，所述漏区由背面减薄后的所述半导体衬底204组成；或者，所述漏区由通过对背面减薄后的所述半导体衬底204进行第一导电类型重掺杂离子注入形成的掺杂区组成。
100.所述半导体衬底204包括硅衬底。
101.所述第一外延层201包括硅外延层；
102.所述栅介质层205包括栅氧化层；
103.所述栅极导电材料层202包括多晶硅栅。
104.在所述半导体衬底204正面形成有层间膜208，所述层间膜208覆盖所述器件单元
区的所述沟槽栅和所述源区207以及覆盖所述终端区的所述体区206表面；所述第一接触孔203和所述第二接触孔203a都穿过所述层间膜208。
105.所述沟槽型功率器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其他实施例中也能为：所述沟槽型功率器件为p型器件，第一导电类型为p型，第二导电类型为n型。
106.本发明实施例在终端区的体区206顶部也设置有接触孔即第二接触孔203a，第二接触孔203a靠近器件单元区中最外侧的沟槽栅的外侧面，由于器件单元区和终端区的交界面位于器件单元区中最外侧的沟槽栅处，故，第二接触孔203a设置后能降低终端区和器件单元区的交界面处为体区206的接触电阻，能防止在终端区和器件单元区的交界面的寄生三极管异常开启并从而改善器件的eas。
107.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。