垂直结构功率器件的结构、制造方法及电力电子设备与流程

1.本技术属于半导体技术领域，尤其涉及一种垂直结构功率器件的结构、制造方法及电力电子设备。


背景技术：

2.绝缘闸双极性晶体管(insulated gate bipolar transistor，igbt)是具备高电流密度的功率晶体管，其结构可视为金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor,mosfet)与双极结型晶体管(bipolar junction transistor，bjt)联合操作器件，虽然具备mosfet快速开关与bjt高电流密度的优势，但是也继承了bjt开关速度慢的缺点。
3.所以在实际应用电路上为了提高igbt操作速度往往会并联一个反向的快恢复二极管(fast recovery diode，frd)。
4.随着工艺水平的进步以及水平方向的立体结构场效应晶体管(如鳍式场效应晶体管(fin field-effect transistor，finfet)、环绕式栅极结构(gate-all-around,gaa)以及纳米片(nano-sheet))的普及后，提出了垂直立体结构的功率器件，如穿隧场效应晶体管。
5.然而，相关的垂直结构功率器件需要透过额外绕线连接igbt与frd，故导致工艺复杂且可靠性低。


技术实现要素：

6.本技术的目的在于提供一种垂直结构功率器件的结构、制造方法及电力电子设备，旨在解决相关的垂直结构功率器件工艺复杂且可靠性低的问题。
7.本技术实施例提供了一种垂直结构功率器件的结构，包括：
8.p型层和介电层；
9.位于所述p型层的上表面和所述介电层的下表面之间的第一n型区、隔离区以及第二n型区；所述第一n型区、所述隔离区以及所述第二n型区在水平面上依次排列；
10.设置于所述介电层的上表面且相互连接的p型区和第三n型区；
11.设置于所述介电层中且连接所述p型区和所述第一n型区的n型半导体柱；
12.设置于所述介电层中且连接所述第二n型区和所述第三n型区的p型半导体柱；
13.设置于所述介电层和所述第二n型区之间以及所述p型半导体柱的侧表面的金属层。
14.在其中一个实施例中，所述n型半导体柱为低掺杂n型半导体柱，所述第一n型区为高掺杂第一n型区，所述p型区为高掺杂p型区。
15.在其中一个实施例中，所述p型层为高掺杂p型层，所述第二n型区为低掺杂第二n型区，所述第三n型区为高掺杂第三n型区，所述p型半导体柱为高掺杂p型半导体柱。
16.在其中一个实施例中，所述p型半导体柱为一个或者多个，所述n型半导体柱为一
个或者多个。
17.在其中一个实施例中，所述p型区和所述第三n型区作为所述垂直结构功率器件的发射极，所述金属层作为所述垂直结构功率器件的栅极，所述p型层作为所述垂直结构功率器件的集电极。
18.本技术实施例还提供一种垂直结构功率器件的制造方法，所述制造方法包括：
19.形成p型层；
20.在所述p型层的上表面形成第一n型区和第二n型区；
21.在所述第一n型区的上表面形成n型半导体柱，并在所述第二n型区的上表面形成p型半导体柱，且在所述第一n型区和所述第二n型区之间形成隔离区；
22.在所述p型半导体柱的侧表面和所述第二n型区的上表面形成金属层；
23.在所述第一n型区、所述隔离区和所述金属层的上表面形成介电层；
24.在所述介电层的上表面生长与所述n型半导体柱连接的p型区，且在所述介电层的上表面生长与所述p型半导体柱连接的第三n型区；其中，所述p型区与所述第三n型区连接。
25.在其中一个实施例中，所述在所述p型层的上表面形成第一n型区和第二n型区包括：
26.在所述p型层的上表面的第一区域离子注入以形成高掺杂第一n型区；
27.在所述p型层的上表面的第二区域离子注入以形成低掺杂第二n型区。
28.在其中一个实施例中，所述在所述第一n型区的上表面形成n型半导体柱，并在所述第二n型区的上表面形成p型半导体柱，且在所述第一n型区和所述第二n型区之间形成隔离区包括：
29.在所述第一n型区的上表面形成第一半导体柱，并在所述第二n型区的上表面形成第二半导体柱；
30.在第一半导体柱的上表面离子注入以形成低掺杂n型半导体柱；
31.在第二半导体柱的上表面离子注入以形成高掺杂p型半导体柱；
32.通过显像和填充在所述第一n型区和所述第二n型区之间形成隔离区。
33.在其中一个实施例中，所述在所述第一n型区、所述隔离区和所述金属层的上表面形成介电层具体为：
34.在所述第一n型区、所述隔离区和所述金属层的上表面形成所述介电层，并回蚀所述介电层以露出所述n型半导体柱和所述p型半导体柱。
35.本技术实施例还提供一种电力电子设备，所述电力电子设备包括上述的垂直结构功率器件的结构。
36.本发明实施例与现有技术相比存在的有益效果是：由于在水平面上第一n型区、隔离区以及第二n型区依次排列于所述p型层的上表面和所述介电层的下表面之间；p型半导体柱设置于所述介电层中且连接所述第二n型区和所述第三n型区；由于n型半导体柱设置于所述介电层中且连接所述p型区和所述第一n型区，且金属层设置于所述介电层和所述第二n型区之间以及所述p型半导体柱的侧表面，故p型半导体柱、第二n型区和第三n型区形成快恢复二极管；且金属层作为栅极，可以在p型半导体柱的侧表面形成沟道，使得p型层、第二n型区、p型半导体柱、第三n型区以及金属层形成igbt管，而p型区和第三n型区相互连接，第一n型区设置于p型层的上表面，故无需额外绕线连接快恢复二极管和igbt即可实现快恢
复二极管和igbt并联连接，简化了工艺且提高了可靠性。
附图说明
37.为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
38.图1为本技术一实施例提供的垂直结构功率器件的结构的一种立体结构示意图；
39.图2为本技术实施例提供的垂直结构功率器件的制造方法中形成p型层的一种示意图；
40.图3为本技术实施例提供的垂直结构功率器件的制造方法中形成第一n型区和第二n型区的一种示意图；
41.图4为本技术实施例提供的垂直结构功率器件的制造方法中形成n型半导体柱、p型半导体柱以及隔离区的一种示意图；
42.图5为本技术实施例提供的垂直结构功率器件的制造方法中形成金属层的一种示意图；
43.图6为本技术实施例提供的垂直结构功率器件的制造方法中形成介电层的一种示意图；
44.图7为本技术实施例提供的垂直结构功率器件的制造方法中p型区和第三n型区的一种示意图。
具体实施方式
45.为了使本技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
46.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
47.需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
48.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
49.图1示出了本发明实施例提供的垂直结构功率器件的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
50.垂直结构功率器件的结构，包括p型层11、介电层12、第一n型区13、隔离区14、第二
n型区15、p型区16和第三n型区17、n型半导体柱18、p型半导体柱19以及金属层20。
51.第一n型区13、隔离区14以及第二n型区15位于p型层11的上表面和介电层12的下表面之间；第一n型区13、隔离区14以及第二n型区15在水平面上依次排列。
52.相互连接的p型区16和第三n型区17设置于介电层12的上表面。
53.n型半导体柱18设置于介电层12中且连接p型区16和第一n型区13。
54.p型半导体柱19设置于介电层12中且连接第二n型区15和第三n型区17。
55.金属层20设置于介电层12和第二n型区15之间以及p型半导体柱19的侧表面。
56.值得强调的是，n型半导体柱18为低掺杂n型半导体柱18，第一n型区13为高掺杂第一n型区13，p型区16为高掺杂p型区16。
57.低掺杂n型半导体柱18、高掺杂第一n型区13以及高掺杂p型区16共同构成的快恢复二极管，该快恢复二极管在导通和截止之间转换速度快，提高了垂直结构功率器件的使用频率并改善了波形。
58.需要说明的是，p型层11为高掺杂p型层11，第二n型区15为低掺杂第二n型区15，第三n型区17为高掺杂第三n型区17，p型半导体柱19为高掺杂p型半导体柱19。
59.高掺杂p型层11、低掺杂第二n型区15、高掺杂第三n型区17、高掺杂p型半导体柱19以及及金属层20形成igbt管，该igbt管降低了开关时间，并减少了开关损耗。
60.作为示例而非限定，p型半导体柱19为一个或者多个，n型半导体柱18为一个或者多个。
61.可以根据垂直结构功率器件的导通电流灵活设置p型半导体柱19的个数和n型半导体柱18的个数。
62.具体实施中，p型区16和第三n型区17作为垂直结构功率器件的发射极，金属层20作为垂直结构功率器件的栅极，p型层11作为垂直结构功率器件的集电极；从而使垂直结构功率器件包含快恢复二极管和垂直结构的igbt管，其中快恢复二极管和垂直结构的igbt管并联。
63.与一种垂直结构功率器件实施例相对应，本发明还提供了一种垂直结构功率器件的制造方法的一种实施例。
64.一种垂直结构功率器件的制造方法，方法包括步骤401至步骤406。
65.在步骤401中，如图2所示，形成p型层11。
66.其中，步骤401有两种情况。第一种情况下，在衬底下表面通过离子注入形成p型层11；第二种情况下，提供p型衬底以作为p型层11。
67.在步骤402中，如图3所示，在p型层11的上表面形成第一n型区13和第二n型区15。
68.具体实施中，步骤402包括步骤402-1和步骤402-2。
69.在步骤402-1中，在p型层11的上表面的第一区域离子注入以形成高掺杂第一n型区13；
70.在步骤402-2中，在p型层11的上表面的第二区域离子注入以形成低掺杂第二n型区15。
71.其中，高掺杂第一n型区13和低掺杂第二n型区15可以相互连接。
72.在步骤403中，如图4所示，在第一n型区13的上表面形成n型半导体柱18，并在第二n型区15的上表面形成p型半导体柱19，且在第一n型区13和第二n型区15之间形成隔离区
14。
73.具体实施中，步骤403包括步骤403-1至步骤402-4。
74.在步骤403-1中，在第一n型区13的上表面形成第一半导体柱，并在第二n型区15的上表面形成第二半导体柱；
75.可以通过光刻在第一n型区13的上表面形成第一半导体柱，并在第二n型区15的上表面形成第二半导体柱。
76.在步骤403-2中，在第一半导体柱的上表面离子注入以形成低掺杂n型半导体柱18。
77.在步骤403-3中，在第二半导体柱的上表面离子注入以形成高掺杂p型半导体柱19。
78.在步骤403-4中，通过显像和填充在第一n型区13和第二n型区15之间形成隔离区14。其中，显像包括刻蚀工艺。
79.在步骤404中，如图5所示，在p型半导体柱19的侧表面和第二n型区15的上表面形成金属层20。
80.可以通过气相沉积或溅射等工艺在p型半导体柱19的侧表面和第二n型区15的上表面形成金属层20。
81.在步骤405中，如图6所示，在第一n型区13、隔离区14和金属层20的上表面形成介电层12。
82.具体实施中，在第一n型区13、隔离区14和金属层20的上表面形成介电层12，并回蚀介电层12以露出n型半导体柱18和p型半导体柱19。
83.在第一n型区13、隔离区14和金属层20的上表面形成介电层12可以采用气相沉积或溅射等工艺。
84.在步骤406中，如图7所示，在介电层12的上表面生长与n型半导体柱18连接的p型区16，且在介电层12的上表面生长与p型半导体柱19连接的第三n型区17；其中，p型区16与第三n型区17连接。
85.具体实施中，通过气相沉积或溅射等工艺在介电层12的上表面生长与n型半导体柱18连接的p型区16，且通过气相沉积或溅射等工艺在介电层12的上表面生长与p型半导体柱19连接的第三n型区17。
86.在步骤406之后，还可以包括步骤407。
87.在步骤407中，以金属电连接p型区和第三n型区，作为垂直结构功率器件的发射极；以金属电连接金属层，作为垂直结构功率器件的栅极；以金属电连接p型层，作为垂直结构功率器件的集电极。
88.值得注意的是，介电层可以为氧化硅或者氮化硅。金属层可以为金或钯。隔离层可以为氧化硅。
89.本发明实施例通过包括p型层、介电层、第一n型区、隔离区、第二n型区、p型区和第三n型区、n型半导体柱、p型半导体柱以及金属层；第一n型区、隔离区以及第二n型区位于p型层的上表面和介电层的下表面之间且在水平面上依次排列；相互连接的p型区和第三n型区设置于介电层的上表面；n型半导体柱设置于介电层中且连接p型区和第一n型区；p型半导体柱设置于介电层中且连接第二n型区和第三n型区；金属层设置于介电层和所述第二n
型区之间以及p型半导体柱的侧表面；由于第一n型区、隔离区以及第二n型区依次排列于所述p型层的上表面和所述介电层的下表面之间；p型半导体柱设置于所述介电层中且连接所述第二n型区和所述第三n型区；由于在水平面上n型半导体柱设置于所述介电层中且连接所述p型区和所述第一n型区，且金属层设置于所述介电层和所述第二n型区之间以及所述p型半导体柱的侧表面，故p型半导体柱、第二n型区和第三n型区形成快恢复二极管；且金属层作为栅极，可以在p型半导体柱的侧表面形成沟道，使得p型层、第二n型区、p型半导体柱、第三n型区以及金属层形成igbt管，而p型区和第三n型区相互连接，第一n型区设置于p型层的上表面，故无需额外绕线连接快恢复二极管和igbt，简化了工艺且提高了可靠性。
90.应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
91.以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。