半导体结构及其制备方法与流程

1.本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.随着集成电路技术的快速发展，集成电路中器件的密集度越来越高，使得半导体器件的特征尺寸也在不断减小。其中，以互补金属氧化物半导体(complementary metal oxide semiconductor，简称cmos)器件尺寸为例，在cmos器件尺寸不断减小至次微米级后，正如摩尔定律的预测，在高效率、高密度集成电路中的晶体管数量容易上升到几千万个。
3.在coms器件的尺寸不断缩小的过程中，栅极中有效栅长(effective gate length)也会随之缩短。有效栅长缩短易出现短沟道效应(short-channel effects)，从而导致栅极漏电流增加，这对器件的可靠性及使用寿命都有很大的影响。


技术实现要素：

4.本公开实施例提供一种半导体结构及其制备方法。
5.一种半导体结构，包括：衬底、栅极结构以及侧壁结构。衬底包括有源区。栅极结构位于衬底的有源区上。栅极结构包括层叠设置的掩膜层、导电层和栅氧化层。侧壁结构设置在栅极结构的两侧。
6.在一些实施例中，有源区包括有源区凸起。栅氧化层位于有源区凸起的上方。
7.在一些实施例中，侧壁结构包括第一侧壁。第一侧壁位于导电层和掩膜层的两侧。
8.在一些实施例中，导电层包括第一导电层和第二导电层，第一导电层位于第二导电层上方。第一侧壁覆盖掩膜层、第一导电层和部分第二导电层的侧壁。
9.在一些实施例中，第二导电层上部分的横截面积小于第二导电层下部分的横截面积。
10.在一些实施例中，第一导电层下部分的横截面积小于或等于第二导电层上部分的横截面积。
11.在一些实施例中，导电层还包括阻挡层。阻挡层位于第一导电层和第二导电层之间。
12.在一些实施例中，侧壁结构还包括第二侧壁。第二侧壁覆盖第一侧壁、部分第二导电层及栅氧化层的侧壁。
13.在一些实施例中，有源区包括有源区凸起；第二侧壁还覆盖有源区凸起的侧壁。
14.基于同样的发明构思，本公开实施例还提供了一种半导体结构的制备方法，用于制备如上一些实施例中的半导体结构。所述制备方法包括以下步骤。
15.在有源区上方依次层叠形成初始栅氧化层、初始导电层和初始掩膜层。
16.图形化初始栅氧化层、初始导电层和初始掩膜层，分别形成栅氧化层、导电层和掩膜层；栅氧化层、导电层和掩膜层形成栅极结构。
17.在栅极结构的两侧形成侧壁结构。
18.在一些实施例中，初始导电层包括第一初始导电层和第二初始导电层。导电层包括第一导电层和第二导电层。图形化第一初始导电层和第二初始导电层，分别形成第一导电层和第二导电层。
19.在一些实施例中，侧壁结构包括第一侧壁。形成初始栅氧化层、初始导电层和初始掩膜层后，对初始掩膜层、第一初始导电层和部分第二初始导电层进行刻蚀，形成掩膜层、第一导电层和第二中间导电层。沉积第一侧壁材料层，保留掩膜层、第一导电层和第二中间导电层侧壁上的第一侧壁材料层，形成第一侧壁。
20.在一些实施例中，以第一侧壁为掩膜对第二中间导电层和初始栅氧化层进行刻蚀，形成第二导电层和栅氧化层。
21.在一些实施例中，以第一侧壁为掩膜对有源区进行刻蚀，在栅氧化层下方形成有源区凸起。
22.在一些实施例中，侧壁结构还包括第二侧壁。形成有源区凸起后，在第一侧壁、第二导电层、栅氧化层和有源区凸起侧壁上形成第二侧壁。
23.在一些实施例中，第二侧壁与栅氧化层的材料相同。
24.本公开实施例中，有源区包括有源区凸起。这样在栅极结构中有效栅长不变的情况下，可以利用有源区凸起的表面轮廓增加导电沟道的尺寸，以延长电流的传输路径。从而有利于在半导体结构(例如coms器件)尺寸不断缩小的过程中，减少或消除因短沟道效应造成的栅极漏电流，以改善半导体结构的可靠性及使用寿命。
附图说明
25.为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.图1为一实施例提供的一种半导体结构的剖面示意图；
27.图2为一实施例提供的一种半导体结构的制备方法的流程示意图；
28.图3为一实施例提供的另一种半导体结构的制备方法的流程示意图；
29.图4为一实施例提供的在有源区上方依次层叠形成初始栅氧化层、第二初始导电层、初始阻挡层、第一初始导电层和初始掩膜层后所得结构的剖面示意图；
30.图5为一实施例提供的形成掩膜层、第一导电层、阻挡层以及第二中间导电层后所得结构的剖面示意图；
31.图6为一实施例提供的形成第一侧壁材料层后所得结构的剖面示意图；
32.图7为一实施例提供的形成第一侧壁后所得结构的剖面示意图；
33.图8为一实施例提供的形成第二导电层、栅氧化层以及有源区凸起后所得结构的剖面示意图；
34.图9为一实施例提供的形成第二侧壁后所得结构的剖面示意图。
35.附图标记说明：
36.1-衬底；10-有源区；11-浅槽隔离结构；12-有源区凸起；2-栅极结构；
37.21-掩膜层；210-初始掩膜层；22-导电层；220-初始导电层；
38.221-第一导电层；2201-第一初始导电层；222-第二导电层；
39.222
’‑
第二中间导电层；2202-第二初始导电层；223-阻挡层；
40.2203-初始阻挡层；23-栅氧化层；230-初始栅氧化层；
41.3-侧壁结构；31-第一侧壁；310-第一侧壁材料层；32-第二侧壁。
具体实施方式
42.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
43.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
44.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
45.应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
46.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
47.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
48.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
49.请参阅图1，本公开实施例提供了一种半导体结构，该半导体结构例如为coms结构。
50.半导体结构包括：衬底1、栅极结构2以及侧壁结构3。衬底1包括有源区10。栅极结构2位于衬底1的有源区10上。栅极结构2包括层叠设置的掩膜层21、导电层22和栅氧化层23。侧壁结构3设置在栅极结构2的两侧。
51.示例的，有源区10可通过浅槽隔离(shallow trench isolation，简称sti)工艺形成。浅槽隔离工艺即：将衬底1图形化，形成沟槽和有源区10，在形成沟槽后继续在沟槽中沉积氧化物，从而形成浅槽隔离结构11。浅槽隔离结构11用于在衬底1中隔离出多个有源区10。
52.示例的，衬底1包括但不仅限于硅衬底。
53.示例的，掩膜层21包括但不仅限于氮化物层，例如为氮化硅层。
54.示例的，栅氧化层23包括但不仅限于氧化物层，例如为氧化硅层。
55.在一些实施例中，有源区10包括有源区凸起12。栅氧化层23位于有源区凸起12的上方。
56.此处，栅氧化层23位于有源区凸起12的上方，可以表现为：栅氧化层23覆盖或部分覆盖有源区凸起12的上表面。有源区凸起12的上表面为有源区凸起12背离衬底1的表面。
57.有源区凸起12的结构可以根据实际需求选择设置。
58.示例的，在图1所示的剖面方向中，有源区凸起12的纵截面形状包括：矩形，半圆形或者半椭圆形。同时，有源区凸起12上表面不仅限于平面或者凸起，可以为凹面或者其他不规则表面。
59.在一个示例中，有源区凸起12的纵截面形状为矩形，栅氧化层23覆盖有源区凸起12背离衬底1的表面。
60.本公开实施例中，有源区10包括有源区凸起12。这样在栅极结构2中有效栅长不变的情况下，可以利用有源区凸起12的表面轮廓增加导电沟道的长度，以延长电流的传输路径。从而有利于在半导体结构(例如coms器件)尺寸不断缩小的过程中，减少或消除因短沟道效应造成的栅极漏电流，以改善半导体结构的可靠性及使用寿命。
61.需要补充的是，有源区10包括分别位于栅极结构2两侧的源区和漏区。导电沟道的长度是指源区和漏区之间的距离。栅极结构2中的有效栅长是指：导电层22位于源区和漏区之间连线方向上的尺寸。在半导体结构尺寸不断缩小的过程中，栅极结构2中的有效栅长也在不断缩小。在栅极结构2中有效栅长尺寸相同的情况下，本公开实施例在有源区10设置有源区凸起12，可以有效改善因有效栅长缩短带来的短沟道效应。
62.请继续参阅图1，在一些实施例中，侧壁结构3包括第一侧壁31。第一侧壁31位于导电层22和掩膜层21的两侧。
63.示例的，如图1所示，第一侧壁31覆盖掩膜层21的侧壁以及导电层22的部分侧壁。第一侧壁31的厚度可以根据实际需求选择设置。
64.示例的，第一侧壁31的材料包括但不仅限于氮化物，例如为氮化硅。
65.本公开实施例中，在导电层22和掩膜层21的两侧设置第一侧壁31，可以利用第一侧壁31对导电层22和掩膜层21的侧壁进行绝缘保护，以减少栅极结构2的漏电流。此外，第一侧壁31覆盖掩膜层21的侧壁以及导电层22的部分侧壁，第一侧壁31还可以作为掩膜，以
便于制备导电层22中上下部分横截面积不同的第二导电层以及有源区的凸起。
66.在一些实施例中，导电层22可以为单层或叠层结构。导电层22的材料包括导电金属、导电金属氮化物、导电合金、多晶硅中的一种或二种以上。其中，导电金属例如为钛、钽、钨。
67.示例的，请继续参阅图1，导电层22包括第一导电层221和第二导电层222，第一导电层221位于第二导电层222上方。
68.此处，第一导电层221与第二导电层222可以直接连接，也可以通过阻挡层连接。第一导电层221与第二导电层222的材料可以有多种选择。
69.示例的，第一导电层221为钨层。第一导电层221采用钨层，可以具有较低的阻值及较好的稳定性。
70.示例的，第二导电层222为多晶硅层。第二导电层222采用多晶硅层，可以使第二导电层222具有较低的阻值且能够耐受高温。
71.在前述一些实施例中，第一侧壁31覆盖掩膜层21的侧壁以及导电层22的部分侧壁。第一侧壁31覆盖的导电层22的部分侧壁，包括：第一导电层221的侧壁和部分第二导电层222的侧壁。
72.在一些实施例中，第二导电层222上部分的横截面积小于第二导电层222下部分的横截面积。
73.在一些实施例中，第一导电层221下部分的横截面积小于或等于第二导电层222上部分的横截面积。
74.此处，横截面是指平行于衬底1的截面。
75.基于第二导电层222的下部分靠近有源区10，则第二导电层222下部分在图1所示纵截面中且沿平行于衬底1方向上的尺寸即为有效栅长。第二导电层222的上部分和下部分分别采用不同的横截面积，且第二导电层222上部分的横截面积小于第二导电层222下部分的横截面积。这样可以在利用第二导电层222下部分尺寸满足有效栅长尺寸的基础上，减小第二导电层222上部分在同方向上的尺寸，以减少栅极结构2整体对空间的占用。
76.并且，第一导电层221位于第二导电层222的上方，且第一导电层221下部分的横截面积小于或等于第二导电层222上部分的横截面积。同样可以在利用第二导电层222下部分尺寸满足有效栅长尺寸的基础上，进一步减少栅极结构2整体对空间的占用。
77.第一侧壁31覆盖第一导电层221的侧壁及第二导电层222上部分的侧壁，第一侧壁31的表面匹配第一导电层221和第二导电层222上部分的侧壁表面设置。在第一导电层221下部分的横截面积小于第二导电层222上部分的横截面积的示例中，第二导电层222上部分靠近第一导电层221的表面存在未被第一导电层221覆盖的区域，第一侧壁31还覆盖该部分区域。
78.综上，本公开实施例能够在栅极结构2的上部分旁侧及上方预留出更多可使用的空间，以易于设置其他电路结构。
79.在一些实施例中，导电层22还包括阻挡层223。阻挡层223位于第一导电层221和第二导电层222之间。第一侧壁31覆盖的导电层22的部分侧壁，包括：第一导电层221的侧壁、阻挡层223的侧壁和部分第二导电层222的侧壁。
80.在一个示例中，阻挡层223可以为单层或叠层结构，阻挡层223的材料包括导电金
属、导电金属氮化物、导电合金中的一种或二种以上。其中，导电金属例如为钛、钽、钨。
81.本公开实施例中，在第一导电层221和第二导电层222之间设置阻挡层223，可以减小第一导电层211和第二导电层222的接触电阻，并且能够防止第一导电层221与第二导电层222中的原子相互扩散，以影响第一导电层221与第二导电层222的电学性能。
82.请继续参阅图1，基于导电层22的部分侧壁未被第一侧壁31覆盖，在一些实施例中，侧壁结构3还包括第二侧壁32。第二侧壁32覆盖第一侧壁31、部分第二导电层222及栅氧化层23的侧壁。
83.此处，第二侧壁32覆盖的部分第二导电层222的侧壁，即为：第二导电层222未被第一侧壁31覆盖的侧壁。
84.本公开实施例中，第二侧壁32覆盖部分第二导电层222及栅氧化层23的侧壁。如此，可以利用第二侧壁32对第二导电层222和栅氧化层23的侧壁进行绝缘保护。此外，第二侧壁32还覆盖了第一侧壁31的侧壁，即第二侧壁32和第一侧壁31具有重叠的部分，这样利用第二侧壁32与第一侧壁31重叠的部分增加绝缘厚度，可以进一步增强侧壁结构3绝缘栅极结构2的能力，以减少栅极结构2发生漏电的可能。
85.在一些实施例中，第二侧壁32与栅氧化层23的材料相同。相应的，第二侧壁32的材料包括但不仅限于氧化物，例如为氧化硅。
86.基于前述一些实施例，有源区10包括有源区凸起12。在一些实施例中，第二侧壁32还覆盖有源区凸起12的侧壁。如此，可以利用第二侧壁32对有源区凸起12进行绝缘保护，以及进一步延长导电沟道的长度。
87.请参阅图2，基于同样的发明构思，本公开实施例还提供了一种半导体结构的制备方法，用于制备如上一些实施例中所述的半导体结构。该制备方法包括以下步骤。
88.s10：在有源区上方依次层叠形成初始栅氧化层、初始导电层和初始掩膜层。
89.半导体结构包括衬底，衬底包括有源区。
90.示例的，衬底包括但不仅限于硅衬底。
91.s20：图形化初始栅氧化层、初始导电层和初始掩膜层，分别形成栅氧化层、导电层和掩膜层；栅氧化层、导电层和掩膜层形成栅极结构。
92.示例的，初始掩膜层的形成材料(也即掩膜层的形成材料)包括但不仅限于氮化物，例如为氮化硅。
93.示例的，初始栅氧化层的形成材料(也即栅氧化层的形成材料)包括但不仅限于氧化物，例如氧化硅。
94.在一些实施例中，初始导电层可以为单层或叠层结构，也即导电层可以为单层或叠层结构。
95.示例的，初始导电层包括第一初始导电层和第二初始导电层。导电层包括第一导电层和第二导电层。
96.图形化初始导电层形成导电层，包括：图形化第一初始导电层和第二初始导电层，分别形成第一导电层和第二导电层。
97.在一些实施例中，初始导电层的形成材料(也即导电层的形成材料)包括导电金属、导电金属氮化物、导电合金、多晶硅中的一种或二种以上。其中，导电金属例如为钛、钽、钨。
98.示例的，第一初始导电层的形成材料(也即第一导电层的形成材料)为钨。第一导电层采用钨形成，可以使第一导电层具有较低的阻值且更加稳定。
99.示例的，第二初始导电层的形成材料(也即第二导电层的形成材料)为多晶硅。第二导电层采用多晶硅形成，可以使第二导电层具有较低的阻值且能够耐受高温。
100.s30：在栅极结构的两侧形成侧壁结构。
101.在一些实施例中，侧壁结构包括第一侧壁。第一侧壁在形成初始栅氧化层、初始导电层和初始掩膜层后形成，第一侧壁的形成工艺具体如下。
102.对初始掩膜层、第一初始导电层和部分第二初始导电层进行刻蚀，形成掩膜层、第一导电层和第二中间导电层。
103.沉积第一侧壁材料层，保留掩膜层、第一导电层和第二中间导电层侧壁上的第一侧壁材料层，形成第一侧壁。
104.示例的，第一侧壁材料层的形成材料(也即第一侧壁的形成材料)包括但不仅限于氮化物，例如为氮化硅。
105.示例的，形成第一侧壁材料层的沉积工艺包括但不仅限于物理气相沉积(physical vapor deposition，简称pvd)、化学气相沉积(chemical vapor deposition，简称cvd)或原子层沉积(atomic layer deposition，简称ald)。
106.示例的，第一侧壁材料层采用炉管设备形成。
107.本公开实施例中，第一侧壁形成于掩膜层、第一导电层和第二中间导电层的侧壁。如此，可以利用第一侧壁对掩膜层、第一导电层和第二中间导电层的侧壁进行绝缘保护。
108.此外，在形成掩膜层、第一导电层和第二中间导电层后形成第一侧壁，第一侧壁还可以作为掩膜，以便于后续通过第二中间导电层制备上下部分横截面积不同的第二导电层，以及在衬底中制备有源区的凸起。
109.示例的，以第一侧壁为掩膜，对第二中间导电层和初始栅氧化层进行刻蚀，形成第二导电层和栅氧化层。
110.示例的，以第一侧壁为掩膜对有源区进行刻蚀，在栅氧化层下方形成有源区凸起。
111.可见，第二导电层、栅氧化层以及有源区凸起可共用同一个掩膜(第一侧壁)，即通过一次构图工艺形成。这样利于简化制备工艺，以降低制备成本。
112.本公开实施例中，通过刻蚀有源区的方式，可以形成有源区凸起。这样不仅可以简化制备工艺，还可以在栅极结构中有效栅长不变的情况下，利用有源区凸起的表面轮廓增加导电沟道的长度，以延长电流的传输路径。从而有利于在半导体结构(例如coms器件)尺寸不断缩小的过程中，减少或消除因短沟道效应造成的栅极漏电流，以改善半导体结构的可靠性及使用寿命。
113.在一些实施例中，侧壁结构还包括第二侧壁。在形成有源区凸起后，在第一侧壁、第二导电层、栅氧化层和有源区凸起侧壁上形成第二侧壁。
114.示例的，第二侧壁的形成材料包括氧化物，例如为氧化硅。
115.示例的，形成第二侧壁的工艺包括但不仅限于沉积工艺。可选的，沉积工艺包括：pvd、cvd或ald。
116.本公开实施例中，在第一侧壁、第二导电层、栅氧化层和有源区凸起的侧壁形成第二侧壁，可以利用第二侧壁对第二导电层、栅氧化层和有源区凸起进行绝缘保护。并且，还
可以利用第二侧壁和第一侧壁重叠的部分增加绝缘厚度，进一步增强侧壁结构绝缘栅极结构的能力，以减少栅极结构发生漏电流的可能。
117.在一些实施例中，第二侧壁与栅氧化层的材料相同。
118.可选的，第二侧壁的材料包括但不仅限于氧化物，例如为氧化硅。
119.需要补充的是，在一些实施例中，导电层还包括阻挡层。阻挡层位于第一导电层和第二导电层之间。
120.基于此，在形成第二初始导电层之后以及形成第一初始导电层之前，还可以在第二初始导电层背离衬底的表面形成初始阻挡层。这样在图形化第一初始导电层和第二初始导电层以分别形成第一导电层和第二导电层的同时，还可以将初始阻挡层图形化，以形成阻挡层。
121.示例的，初始阻挡层可以为单层或叠层结构，也即阻挡层可以为单层或叠层结构。
122.示例的，初始阻挡层的形成材料(也即阻挡层的形成材料)包括导电金属、导电金属氮化物、导电合金中的一种或二种以上。其中，导电金属可以为钛、钽、钨。
123.本公开实施例中，在第一导电层和第二导电层之间形成阻挡层，可以减小第一导电层和第二导电层的接触电阻，并防止第一导电层与第二导电层中的原子相互扩散，以影响第一导电层和第二导电层的电学性能。
124.为了便于理解，以下以一个具体的实施例对上述制备方法进行详细说明。
125.在一个实施例中，半导体结构如图1中所示。请参阅图3，该半导体结构的制备方法包括步骤s100～s600。
126.步骤s100，请参阅图4，半导体结构包括衬底1，衬底1包括有源区10和浅槽隔离结构11。在有源区10的上方依次层叠形成初始栅氧化层230、第二初始导电层2202、初始阻挡层2203、第一初始导电层2201以及初始掩膜层210。
127.此处，第二初始导电层2202、初始阻挡层2203、第一初始导电层2201共同构成初始导电层220。
128.示例的，初始栅氧化层230、第二初始导电层2202、初始阻挡层2203、第一初始导电层2201以及初始掩膜层210可分别通过沉积工艺形成。
129.可选的，沉积工艺包括但不仅限于pvd、cvd或ald。
130.步骤s200，请参阅图5，图形化第二初始导电层2202、初始阻挡层2203、第一初始导电层2201以及初始掩膜层210，以分别形成第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21。其中，第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21可以通过一次构图工艺形成。
131.此处，第二中间导电层222’是指：在刻蚀形成阻挡层223之后，沿第二初始导电层2202的厚度方向，从第二初始导电层2202未被阻挡层223覆盖的表面去除预设厚度的部分材料后所形成的图案。第二中间导电层222’的上表面具有凸起。
132.示例的，形成第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21的方法包括以下步骤。
133.在初始掩膜层210背离衬底1的表面依次形成硬掩膜层和光刻胶层。
134.提供掩膜版，并基于掩膜版、硬掩膜层和光刻胶层刻蚀第二初始导电层2202、初始阻挡层2203、第一初始导电层2201以及初始掩膜层210，以分别形成第二中间导电层222’、
阻挡层223、第一导电层221和掩膜层21。
135.可选的，硬掩膜层的材料包括但不仅限于spin-on hardmasks(soh)。soh是形成半导体微细图形的辅助材料，其具有填补缺口、增加平坦度、增强耐腐蚀性的特性。采用这种材料形成硬掩膜层，可以使后续的刻蚀效果较好。
136.可选的，刻蚀方法选择干法刻蚀或者湿法刻蚀。
137.干法刻蚀的蚀刻率较高，且其造成的边缘侧向侵蚀现象极微。采用干法刻蚀形成第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21，不仅易于实施，也可以良好控制第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21的成型轮廓。
138.湿法刻蚀具有较高的蚀刻精度。采用湿法刻蚀形成第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21，可以确保第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21具有较高的成型精度。
139.本公开实施例中，第二中间导电层222’、阻挡层223、第一导电层221和掩膜层21通过一次构图工艺形成，可以简化制备工艺，降低制备成本。
140.步骤s300，请参阅图6，沉积第一侧壁材料层310，其中第一侧壁材料层310覆盖掩膜层210、第一导电层221、阻挡层223以及第二中间导电层222’的裸露表面。
141.步骤s400，请参阅图7，保留掩膜层21、第一导电层221、阻挡层223和第二中间导电层222’侧壁上的第一侧壁材料层310，形成第一侧壁31。
142.此处，保留于第二中间导电层222’侧壁上的第一侧壁材料层310为：保留于第二中间导电层222’的凸起的侧壁上的第一侧壁材料层310。
143.步骤s500，请参阅图8，以第一侧壁31为掩膜，形成第二导电层222、栅氧化层23以及有源区凸起12。
144.此处，第二导电层222上部分的横截面积小于第二导电层222下部分的横截面积。第二导电层222的上部分即为前述第二中间导电层222’中凸起所在的部分。第二导电层222的下部分即为侧壁不被第一侧壁31覆盖的部分。
145.此处，有源区凸起12通过对衬底1中有源区10的刻蚀形成。有源区凸起12的纵截面形状可以为矩形，栅氧化层23覆盖有源区凸起12背离衬底1的表面。
146.如此，可以在利用第二导电层222下部分尺寸满足有效栅长尺寸的基础上，减小第二导电层222上部分在同方向上的尺寸，以减少栅极结构2整体对空间的占用。也即，有利于在栅极结构2的上方预留出更多可使用的空间，以易于设置其他电路结构。
147.步骤s600，请参阅图9，在第一侧壁31、第二导电层222、栅氧化层23和有源区凸起12侧壁上形成第二侧壁32。
148.此处，第二侧壁32的厚度和形状，可以根据实际需求选择设置。本公开实施例对此不做限定。图1及图9所示的第二侧壁32，仅用于示意第二侧壁32相对于栅极结构2的位置，并不理解为对第二侧壁3的结构限定。
149.需要补充的是，在一些实施例中，在形成第二侧壁32之后，半导体结构的制备方法还包括：在有源区10分别形成源极和漏极。
150.可选的，源极和漏极分别位于栅极结构的两侧，例如位于侧壁结构背离栅极结构的两侧。其中，源极位于有源区10的源区，漏极位于有源区10的漏区。
151.应该理解的是，虽然图2和图3的流程图中的各个步骤按照箭头的指示依次显示，
但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2和图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
152.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
153.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。