一种半导体器件的制造方法与流程

1.本公开涉及半导体器件加工技术领域，更为具体来说，本公开提供了一种半导体器件的制造方法。


背景技术：

2.随着半导体存储器件尺寸的减小，需要在满足器件小型化的同时还需保证电容器具有一定的容量。在器件加工过程中，单元阵列区域(cell)和外围电路区域(core/peri)之间的台阶高度差异会很大，这种差异很有可能会导致后续工艺难以顺利进行，所以要进行表面平坦化工艺，以消除器件上不同位置处的台阶高度差异。但是，目前消除台阶高度差异的方式往往需要平坦化设备施加较大的压力，然而该压力很有可能会破坏需保留的上层膜质，导致半导体器件的良率下降。
3.因此，如何能够在减小对上层膜质破坏的前提下消除台阶高度差异，成为了本领域技术人员亟待解决的技术问题和始终研究的重点。


技术实现要素：

4.为解决现有台阶高度差异消除方式存在的易破坏需保留的上层膜质的问题，本公开提供了一种半导体器件的制造方法。本公开可在化学机械抛光步骤之前对作为上层膜质的层间介质层进行多步预处理(预处理包括但不限于干法刻蚀、湿法刻蚀或光刻等加工工序)，从而可减弱需要去掉的部分与需要保留的部分之间的连接强度，所以本公开所提供的技术方案可在消除台阶高度差异的前提下尽可能避免对需保留的上层膜质的破坏。
5.为实现上述的技术目的，本公开提供了一种半导体器件的制造方法。该半导体器件的制造方法包括但不限于如下的步骤：提供一半导体基底，然后在半导体基底上方形成电容结构，在电容结构上方形成层间介质层。本公开对层间介质层进行了如下处理：对层间介质层进行第一次处理，以在层间介质层上形成多个柱状的凸起；对层间介质层进行第二次处理，以减小柱状的凸起的高度；最后对层间介质层进行化学机械抛光处理，从而使层间介质层的上表面平齐，达到层间介质层的上表面呈平坦化的效果。其中，本公开的第一次处理可以为干法刻蚀，第二次处理可以为湿法刻蚀或光刻和干法刻蚀处理工序。
6.本公开的有益效果为：与现有技术相比，本公开提供的技术方案能够在保护需保留的层间介质层的前提下有效地消除半导体器件上不同位置之间的台阶高度差异。可见本公开能够在化学机械抛光(cmp)步骤之前对作为上层膜质的层间介质层进行多步刻蚀或者刻蚀结合光刻处理，从而能够有效减弱作为上层膜质的层间介质层上需要去掉的部分与需要保留的部分之间的连接强度，因此，本公开提供的技术方案能够在消除器件上不同位置的台阶高度差异的前提下有效避免对需保留的上层膜质的破坏。
附图说明
7.图1示出了在半导体基底上方依次形成电容结构、保护层以及层间介质层后的半
导体器件纵向截面结构示意图。
8.图2示出了对图1中的层间介质层进行干法刻蚀之后形成的半导体器件纵向截面结构示意图。
9.图3示出了对图2中的各凸起进行湿法刻蚀之后形成的半导体器件纵向截面结构示意图。
10.图4示出了对图2中的各凸起进行光刻和干法刻蚀处理之后形成的半导体器件纵向截面结构示意图。
11.图5示出了对图3或图4中的层间介质层进行化学机械抛光后形成的半导体器件纵向截面结构示意图。
12.图中，
13.100、半导体基底。
14.200、电容结构。
15.300、保护层。
16.400、层间介质层。
17.401、凸起。
18.402、凹槽。
具体实施方式
19.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
20.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
21.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
22.本公开一个或多个实施例能够提供一种半导体器件的制造方法，从而在消除半导体器件上不同位置的台阶高度差异的前提下可有效解决现有技术中设置的层间介质层在后续工艺中容易发生破损的问题。
23.如图1所示，提供一半导体基底100。本实施例中的半导体基底100例如可以是体硅衬底、绝缘体上硅(soi)衬底、锗衬底、绝缘体上锗(goi)衬底、硅锗衬底、iii-v族化合物半导体衬底或者通过执行选择性外延生长(seg)获得的外延薄膜衬底，本公开具体实施时可以根据实际加工的需要进行相应的选择，本实施例能够在半导体基底100上形成有源区(act，active region)。
24.本公开在半导体基底100上方形成电容结构200，电容结构200可以包括金属材料
层等，金属材料例如可以为钨。然后可在该电容结构200上形成保护层300，本实施例中的保护层300包括但不限于硅氮化物，例如氮化硅等。本实施例可在电容结构200上方形成层间介质层400(即本公开实施例的上层膜质)。其中，该层间介质层(inter layer dielectric，ild)400可以包括但不限于硅氧化物等，例如氧化硅。在一些具体的复杂半导体器件结构中，本实施例中的层间介质层400可以包括但不限于ild0、ild1、ild2、ild3、ild4等等。
25.如图2所示，本公开能够对层间介质层400进行第一次处理(首次预处理)，以在层间介质层400上形成多个柱状(pillar)的凸起401。但是应当理解的是，“柱状”是本公开一些实施例中凸起401优选的结构形式，本公开还可采用薄板状、小块状、异形形状等，本领域技术人员能够在本公开的内容基础上进行合理的变形或改造。
26.在本公开一个或多个实施例中，对层间介质层400进行第一次处理的过程包括：刻蚀层间介质层400，以通过在层间介质层400上刻蚀出多个凹槽402的方式形成多个柱状的凸起401，本实施例中刻蚀层间介质层400的方式为干法刻蚀(dry etch)。其中，多个不同凹槽402之间可以通过相互交叉地设置而“切出”多个柱状的凸起401，刻蚀的深度可根据需要保留的层间介质层厚度而确定。为使最终形成更可靠的介质层结构，本实施例各凹槽402对应地处在电容结构200正上方，即单元阵列区域的正上方。
27.如图3所示，本公开能够对层间介质层400进行第二次处理(二次预处理)，以减小柱状的凸起401的高度甚至几乎消除柱状的凸起401。本公开一些实施例中对层间介质层400进行第二次处理的过程可包括：通过刻蚀的方式去掉柱状的凸起401以及使层间介质层400的厚度减小，本实施例中刻蚀柱状的凸起401的方式为湿法刻蚀(wet etch)。作为本公开优选的方案，本公开一些实施例向相邻的柱状的凸起401之间的缝隙(可理解为凹槽402内)填充boe类溶液，以利用boe类溶液湿法刻蚀柱状的凸起401。而湿法刻蚀的强度根据柱状的凸起401的高度和厚度而定，本实施例不再进行赘述。其中，boe类溶液为缓冲氧化物刻蚀(buffered oxide etch)液，可以由氢氟酸、水、氟化铵混合而成。通过使用boe类溶液，本公开一个或多个实施例能够降低层间介质层400剖面劣化的可能性，避免层间介质层400在后续工艺中可能发生弯曲或者变形的问题。当然，本公开另一些实施例也可以采用类似如上的boe类溶液的其他可用于实现湿法刻蚀的溶液，本公开以能够完成柱状的凸起401的刻蚀工序为准。
28.如图4所示，本公开另一些实施例中，对层间介质层400进行第二次处理的过程包括：按照设定的图案对柱状的凸起401进行光刻和干法刻蚀处理，通过光刻方式形成掩模，再利用该掩模进行干法刻蚀处理，从而减小层间介质层400表面“台阶”(即高度减小后的柱状的凸起401)的高度。其中，设定的图案可对应层间介质层400上柱状的凸起401所在的位置，即通过光刻方式去掉柱状的凸起401的部分或全部。图4中的光刻和干法刻蚀处理加工工序与图3中的湿法刻蚀加工工序属于本公开的两个并行实施方案，均能够实现减小柱状的凸起401的高度、甚至几乎去除柱状的凸起401。在面对不同材质或不同厚度或不同加工环境下的层间介质层400时，本公开能够根据实际情况采用湿法刻蚀加工工序或者光刻和干法刻蚀处理加工工序。
29.如图5所示，在经过如上的多步刻蚀或者光刻与刻蚀组合处理后，本公开还需要对层间介质层400进行平坦化处理，即还需进行化学机械抛光(chemical-mechanical polishing，cmp)处理，从而能够使层间介质层400的上表面平齐；最终达到平坦化的效果，
使得器件上表面不同位置的台阶高度无差异或者差异较小，实现在有效避免对需保留的上层膜质的破坏的前提下消除器件上不同位置的台阶高度差异。
30.其中，化学机械抛光的强度可根据当前台阶的高度和需要保留的层间介质层400厚度而确定，本实施例不再进行赘述。显然地，本公开提供的方案能够满足化学机械抛光(cmp)设备工作在较低强度下即可实现层间介质层400上表面平坦化，所以本公开能够在减小对上层膜质破坏的前提下消除台阶高度差异。相较于必须工作在高强度下的化学机械抛光设备，本公开必然能够在实现层间介质层上表面平坦化的条件下对需要保留的层间介质层起到较好的保护作用。
31.本公开提供的改进后的技术方案能够有效避免为减小器件不同位置台阶高度差异而产生的上层膜质破裂的问题，具有工艺不复杂、易实施及能够极大地提高半导体器件良率等优点。
32.本公开适用于半导体存储器(memory semiconductor)等领域，可见本公开的一个或多个实施例还能够一种动态随机存取存储器(dynamic random access memory，dram)，该动态随机存取存储器可包括本公开任一实施例所形成的半导体器件，该半导体器件可以具有掩埋式沟道阵列晶体管(bcat，buried channel array transistor)。
33.本公开的一个或多个实施例还能够一种电子设备，包括可包括本公开任一实施例提供的动态随机存取存储器。电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
34.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
35.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。