一种拓扑结构、设计方法及滤波器与流程

1.本发明属于集成无源器件领域，更具体地说，涉及一种拓扑结构、设计方法及滤波器。


背景技术：

2.现有的集成无源器件工艺通常采用半导体后道工艺制作电感、电容和电阻，从而实现如滤波器、功分器、耦合器等无源器件的工艺。但是该工艺金属层数少导致绕制平面二维电感面积过大或绕制纵向螺旋电感匝数过小，导致无法制作出高性能电感。现有的重布线(rdl)工艺是采用封装重布线的工艺，将密集芯片焊盘通过rdl去重新布局位置的工艺。因此，可将现有的ipd工艺与rdl工艺进行结合，实现平面空间与感量的更高转化率，但是两者工艺的结合会带来一定的不利因素：rdl与ipd连通结合时，需要一定尺寸的阶梯通孔实现，过多的阶梯通孔在器件中占比较大，导致整个器件的尺寸偏大，无法做到小型化的目的。
3.如中国专利申请号cn202110511063.3，公开日为2021年8月13日，该专利公开了一种集成无源器件的半导体装置，包括：衬底；至少一个集成无源装置，其包括形成于衬底表面的电阻、电容或电感中的一种或多个；重布线层，其在衬底设置至少一个集成无源装置的表面设置；其中，重布线层包括至少一层金属层以形成层绕制电感。本发明通过将现有的半导体集成无源器件工艺与封装rdl(重布线层)工艺相结合，突破了集成电路成熟工艺厚金属层有限，且金属厚度有限的限制。该专利的不足之处在于：无法达到器件小型化的规格，制作成本高。
4.又如中国专利申请号cn201710687026.1，公开日为2017年12月22日，该专利公开了一种基于电容芯板的无源器件集成结构，包括：电容材料层；位于电容材料层第一面的第一电路；位于电容材料层与第一面相对的第二面的第二电路；覆盖第一电路及部分电容材料层第一面的第一介质层；覆盖第二电路及部分电容材料层第二面的第二介质层；贯穿第一介质层且与第一电路电连接的若干第一导电通孔；贯穿第二介质层且与第二电路电连接的若干第二导电通孔；位于第一介质层外表面的第三电路及第一保护层，所述第三电路与所述第一导电通孔电连接，以及位于第二介质层外表面的第四电路及第二保护层，所述第四电路与所述第二导电通孔电连接。该专利的不足之处在于：虽能实现超薄基板的制作，但是制作复杂，流程繁琐。


技术实现要素：

5.1、要解决的问题
6.针对现有无源器件无法做到小型化和性能差的问题，本发明提供一种拓扑结构、设计方法及滤波器。本发明通过改变电容的连接方式和连接位置，避免电容位置置于电感中间易造成电感q值的恶化，相对电容的位置灵活，充分利用空间；有效减少ipd与rdl工艺结合所带来通孔数量多的问题，为5g带通滤波器的高性能和小型化提供有利条件。
7.2、技术方案
8.为解决上述问题，本发明采用如下的技术方案。
9.一种拓扑结构，包括电容和电感，电容包括电容下级板、电容上级板，电感包括第一铜层、第二铜层和第三铜层，其中电容下极板通过第一通孔与第一铜层连接，电容上极板通过第二通孔与第一铜层连接，第一铜层与第二铜层之间设置有一个或两个第三通孔，第二铜层与第三铜层之间设置有第四通孔。
10.一种采用如上述所述的拓扑结构的设计方法，所述电感包括第一端和第二端，当第一端为电感输入端，第二端为电感输出端时，包括以下步骤：
11.s1：在衬底的表面加工氧化层；
12.s2：在氧化层的表面加工电容下极板，电容下级板的上方加工电容上级板，电容上极板的上方加工第一铜层，电容下级板与第一铜层之间加工一个第一通孔，电容上极板与第一铜层之间加工一个第二通孔；
13.s3：在第一铜层的上方加工第二铜层，且在第一铜层与第二铜层之间加工两个第三通孔，第一铜层与第二铜层的厚度均大于3um；
14.s4：对第二铜层的表面作开窗处理，采用rdl工艺在第二铜层上加工第三铜层，第二铜层与第三铜层之间加工一个第四通孔，第三铜层的厚度大于3um；
15.s5：对第三铜层的表面作开窗处理，进行植球倒装焊。
16.一种采用如上述所述的拓扑结构的设计方法，所述电感包括第一端和第二端，当第一端为电感输出端，第二端为电感输入端时，包括以下步骤：
17.s1：在衬底的表面加工氧化层；
18.s2：在氧化层的表面加工电容下极板，电容下级板的上方加工电容上级板，电容上极板的上方加工第一铜层，电容下级板与第一铜层之间加工一个第一通孔，电容上极板与第一铜层之间加工一个第二通孔；
19.s3：在第一铜层的上方加工第二铜层，且在第一铜层与第二铜层之间加工一个第三通孔，第一铜层与第二铜层的厚度均大于3um；
20.s4：对第二铜层的表面作开窗处理，采用rdl工艺在第二铜层上加工第三铜层，第二铜层与第三铜层之间加工一个第四通孔，第三铜层的厚度大于3um；
21.s5：对第三铜层的表面作开窗处理，进行植球倒装焊。
22.更进一步的，所述步骤s1中的衬底为高阻硅。
23.更进一步的，第一通孔、第二通孔、第三通孔和第四通孔均通过光刻、刻蚀工艺制作。
24.3、有益效果
25.相比于现有技术，本发明的有益效果为：
26.本发明的拓扑结构通过将电感设计成三层螺旋绕线，实现了平面空间与感量的更高转化率，且一定感量条件下拥有更好的品质因素，为5g带通滤波器的高性能和小型化提供了有利条件；同时，本发明针对该拓扑结构的设计方法采用ipd与rdl工艺结合的方式，改变了以往并联电容首尾两端必须与当级电感相连的方式，避免电容位置置于电感中间易造成电感q值的恶化，相对电容的位置灵活，充分利用空间，并且将原来连接电感首尾两端的并联电容提前至ipd工艺中进行并联，继而可有效减少ipd与rdl工艺结合所带来通孔数量
多的问题，为实现器件小型化提供了强有力的保障；采用此种拓扑结构以及设计方法可使得最终达到1005封装级别，且高性能的5g带通滤波器产品。
附图说明
27.图1为本发明的拓扑结构示意图；
28.图2为本发明的版图结构示意图；
29.图3为本发明流程中的ipd工艺图；
30.图4为本发明流程的过渡工艺图；
31.图5为本发明流程的rdl工艺图；
32.图6为改进前的一种拓扑示意图；
33.图7为图6改进后的拓扑示意图；
34.图8为改进前的另一种拓扑示意图；
35.图9为图8改进后的拓扑示意图。
36.图10为对比图。
37.图中：1、衬底；2、氧化层；3、电容下极板；4、第一通孔；5、电容上极板；6、第二通孔；7、第一铜层；8、第三通孔；9、第二铜层；10、第四通孔；11、第三铜层。
具体实施方式
38.下面结合具体实施例和附图对本发明进一步进行描述。
39.实施例1
40.一种拓扑结构，包括电容和电感，电容包括电容下级板3、电容上级板5，电感包括第一铜层7、第二铜层9和第三铜层11，电感采用三层铜层螺旋绕线，且三个铜层的厚度均大于3um，三层螺旋绕线的电感实现了平面空间与感量的更高转化率，且在一定感量条件下拥有更好的品质因素即高电感，为实现无源器件集成的高性能和小型化提供了有利条件。其中电容下极板3通过一个第一通孔4与第一铜层7连接，电容上极板5通过一个第二通孔6与第一铜层7连接，第一铜层7与第二铜层9之间设置有一个或两个第三通孔8，第二铜层9与第三铜层11之间设置有第四通孔10。本技术通过在第一铜层7与第二铜层9之间灵活设置第三通孔8的数量，使其达到不同的使用目的，其第三通孔8的数量受实际使用电感量影响灵活决定，因此可根据不同的情况进行不同的使用，譬如当需实现电容接在第一铜层7和第二铜层9上时，第一铜层7与第二铜层9之间设置有两个第三通孔8；当需实现电容接在第一铜层7上时，第一铜层7与第二铜层9之间设置有一个第三通孔8，以此来增加整个的灵活性和可操作性。
41.如图1至图5所示，一种采用如上述所述的拓扑结构的设计方法，所述电感包括第一端和第二端，当第一端为电感输入端，第二端为电感输出端时，包括以下步骤：
42.s1：在衬底1的表面加工氧化层2，衬底1为高阻硅，具备良好的微波器件性能；
43.s2：在氧化层2的表面加工电容下极板3，电容下级板3的上方加工电容上级板5，电容上极板5的上方加工第一铜层7，电容下级板3与第一铜层7之间加工一个第一通孔4，电容上极板5与第一铜层7之间加工一个第二通孔6；
44.s3：在第一铜层7的上方加工第二铜层9，且在第一铜层7与第二铜层9之间加工两
个第三通孔8，第一铜层7与第二铜层9的厚度均大于3um；
45.s4：对第二铜层9的表面作开窗处理，采用rdl工艺在第二铜层9上加工第三铜层11，第二铜层9与第三铜层11之间加工一个第四通孔10，第三铜层11的厚度大于3um；
46.s5：对第三铜层11的表面作开窗处理，进行植球倒装焊，同时在所有步骤中第一通孔4、第二通孔6、第三通孔8和第四通孔10均通过光刻、刻蚀工艺制作，工作效率快且开孔的质量高。
47.同时该设计方法对拓扑结构进行实现，改变了以往并联电容首尾两端必须与当级电感(当极电感即为与电容实现并联的那一层电感)相连的方式如图6所示，避免电容位置置于电感中间易造成电感q值的恶化，本技术通过将图6中的电感作单独下地处理，两级的并联电容作共地处理如图7所示，电容的位置相对灵活，可以充分利用空间，且同时作共地处理的pad是原版图中的dummy pad，并不占用空间，为后续集成器件的小型化提供有力条件。同时该设计方法将原来连接电感首尾两端的并联电容如图8所示，提前至ipd层中出现进行并联得到如图9所示的改进拓扑图，有效减少rdl至pid的通孔，节省空间，且可以将并联电容的一端连接引导至有利位置，使得并联电容的连接更为方便，而原来的rdl还是作正常绕线处理，且与ipd中间存在有一定的耦合系统k，其具体值视具体情况而定，该谐振器的抑制点深度较原来的只绕ipd电感有较大的提升如图10所示，图10中，实线对应曲线为采用本技术的设计方法得到的曲线，虚线对应曲线为采用只绕ipd电感的设计方法得到的s21曲线。
48.当所述电感包括第一端和第二端，当第一端为电感输出端，第二端为电感输入端时，包括以下步骤：
49.s1：在衬底1的表面加工氧化层2，衬底1为高阻硅，具备良好的微波器件性能；
50.s2：在氧化层2的表面加工电容下极板3，电容下级板3的上方加工电容上级板5，电容上极板5的上方加工第一铜层7，电容下级板3与第一铜层7之间加工一个第一通孔4，电容上极板5与第一铜层7之间加工一个第二通孔6；
51.s3：在第一铜层7的上方加工第二铜层9，且在第一铜层7与第二铜层9之间加工一个第三通孔8，第一铜层7与第二铜层9的厚度均大于3um；
52.s4：对第二铜层9的表面作开窗处理，采用rdl工艺在第二铜层9上加工第三铜层11，第二铜层9与第三铜层11之间加工一个第四通孔10，第三铜层11的厚度大于3um；
53.s5：对第三铜层11的表面作开窗处理，进行植球倒装焊。
54.一种滤波器，包括上述所述的拓扑结构，其拓扑结构采用上述任一项所述的设计方法，其能够得到1005封装级别，且高性能的5g带通滤波器产品。该滤波器采用ipd工艺和rdl工艺结合的特点，通过改善滤波器原理图拓扑，使其版图布局更加合理，性能更优，尺寸更小。
55.本发明所述实例仅仅是对本发明的优选实施方式进行描述，并非对本发明构思和范围进行限定，在不脱离本发明设计思想的前提下，本领域工程技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明的保护范围。