半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，sce)更容易发生。
3.因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应。
4.在半导体制作中，需要形成将所述鳍式场效应晶体管的源漏掺杂层连接至后段金属互连结构的源漏插塞，源漏插塞的形成质量好坏对半导体结构的性能有着重要影响。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构之间的层间介质层，所述基底包括器件区和伪器件区，所述伪器件区的延伸方向与所述栅极结构的延伸相垂直；去除所述伪器件区中，部分厚度的所述栅极结构和层间介质层，形成第一开口；去除所述第一开口露出的所述栅极结构，形成第二开口；在所述第二开口中形成第一阻断层；刻蚀所述层间介质层，形成露出所述源漏掺杂层的源漏开口，所述源漏开口的延伸方向与所述栅极结构的延伸方向相同。
7.可选的，在所述第二开口中形成第一阻断层的步骤包括：在所述第一开口和第二开口中形成介电材料层；去除所述第一开口中的所述介电材料层，剩余位于所述第二开口中的所述介电材料层作为第一阻断层。
8.可选的，采用干法刻蚀工艺去除所述第一开口中的所述介电材料层。
9.可选的，形成所述介电材料层的步骤包括：在所述第一开口和第二开口中保形覆盖氮化硅材料层；在所述氮化硅材料层上形成氧化硅材料层；或者，形成所述介电材料层的步骤包括：在所述第一开口和第二开口中形成氮化硅层。
10.可选的，所述半导体结构的形成方法还包括：形成所述第一阻断层后，在所述第一
开口中形成第二阻断层；刻蚀所述层间介质层，形成露出所述源漏掺杂层的源漏开口的过程中，还刻蚀所述第二阻断层。
11.可选的，在所述第一开口中形成第二阻断层的步骤中，所述第二阻断层的材料与所述层间介质层的材料相同。
12.可选的，所述第二阻断层的材料包括氧化硅。
13.可选的，形成第一开口的步骤中，所述层间介质层的顶面至所述源漏掺杂层的顶面的距离大于
14.可选的，提供基底的步骤中，所述栅极结构和所述层间介质层之间形成有侧墙层；所述半导体结构的形成方法包括：提供所述基底后，形成所述第一开口前，去除部分厚度或完全去除所述侧墙层。
15.可选的，提供基底的步骤中，所述栅极结构和所述层间介质层之间形成有侧墙层；所述半导体结构的形成方法包括：形成所述第一开口后，形成所述第二开口前，去除部分厚度或完全去除所述侧墙层。
16.可选的，采用干法刻蚀工艺去除部分厚度或完全去除所述侧墙层。
17.可选的，采用干法刻蚀工艺去除所述第一开口露出的所述栅极结构，形成第二开口。
18.可选的，去除伪器件区中，部分厚度的所述栅极结构和层间介质层，形成第一开口的步骤包括：在所述基底上形成具有凹槽的掩膜层，所述凹槽露出所述伪器件区；所述半导体结构的形成方法还包括：形成所述第二开口后，去除所述掩膜层。
19.可选的，提供基底的步骤中，所述基底包括：沟道结构，分立于所述衬底上，所述栅极结构横跨所述沟道结构，且覆盖所述沟道结构的部分顶壁和部分侧壁；所述源漏掺杂层，位于所述栅极结构两侧的所述沟道结构中；所述伪器件区，位于所述沟道结构之间。
20.本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括器件区和伪器件区；栅极结构，分立于所述衬底上，所述栅极结构的延伸方向与所述伪器件区的延伸相垂直；源漏掺杂层，位于所述栅极结构两侧；层间介质层，位于所述源漏掺杂层上，且覆盖所述栅极结构的侧壁；第一阻断层，位于所述伪器件区的层间介质层的侧部，用于断开所述栅极结构；源漏开口，贯穿所述层间介质层露出所述源漏掺杂层，所述源漏开口的延伸方向与所述栅极结构的延伸方向相同。
21.可选的，所述半导体结构还包括：第二阻断层，位于所述伪器件区的所述层间介质层和第一阻断层上；所述源漏开口还贯穿所述第二阻断层。
22.可选的，所述第二阻断层的材料与所述层间介质层的材料相同。
23.可选的，所述第二阻断层的材料包括氧化硅。
24.可选的，所述半导体结构还包括：沟道结构，分立于所述衬底上，所述栅极结构横跨所述沟道结构，且覆盖所述沟道结构的部分顶壁和部分侧壁；所述源漏掺杂层，位于所述栅极结构两侧的所述沟道结构中；所述伪器件区，位于所述沟道结构之间。
25.可选的，所述层间介质层的顶面至所述源漏掺杂层的顶面的距离大于
26.与现有技术相比，本发明实施例的技术方案具有以下优点：
27.本发明实施例的所提供的形成方法中，去除伪器件区中部分厚度的所述栅极结构和层间介质层，形成第一开口，去除所述第一开口露出的所述栅极结构，形成第二开口，在
所述第二开口中形成第一阻断层，所述第一阻断层不易形成在所述层间介质层上，相应的，刻蚀所述层间介质层，形成露出源漏掺杂层的源漏开口的过程中，不会刻蚀所述第一阻断层，也就是说，形成所述源漏开口的过程中，所述第一阻断层不易起到暂时刻蚀停止的作用，使得所述源漏开口的形成质量较好，所述源漏开口能够露出所述源漏掺杂层，使得后续形成的源漏插塞与所述源漏掺杂层的接触电阻较小，有利于提高半导体结构的电学性能。
附图说明
28.图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
29.图7至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
30.图17和图18是本发明半导体结构的结构示意图。
具体实施方式
31.目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
32.图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。
33.如图1所示，提供基底，所述基底包括衬底1、分立于所述衬底1上的沟道结构(图中未示出)，横跨所述沟道结构的栅极结构2、位于所述栅极结构2两侧所述沟道结构中的源漏掺杂层3以及位于所述栅极结构2侧部的层间介质层4，所述基底包括器件区i和伪器件区ii，所述伪器件区ii位于所述沟道结构之间，所述伪器件区ii的延伸方向与所述栅极结构2的延伸相垂直；在所述基底上形成掩膜层5，所述掩膜层5露出所述伪器件区ii。
34.如图2所示，以所述掩膜层5为掩膜刻蚀所述伪器件区i部分厚度的所述栅极结构2和层间介质层4，形成第一开口6。
35.如图3所示，去除所述第一开口6露出的所述栅极结构2，形成第二开口7。
36.如图4所示，在所述第一开口6和第二开口7中形成介电层8。
37.如图5和图6所示，图6为图5在aa处的剖面图，刻蚀介电层8和所述层间介质层4，形成露出所述源漏掺杂层3的源漏开口9，所述源漏开口9的延伸方向与所述栅极结构2的延伸方向相同。
38.所述源漏开口9用于形成源漏插塞，所述源漏插塞用于将多个源漏掺杂层3连接，通常所述层间介质层4的材料为氧化硅，所述介电层8的材料为氮化硅，在形成所述源漏开口9的过程中，所述伪器件区ii的所述介电层8的被刻蚀速率低于所述层间介质层4的被刻蚀速率，因此，所述伪器件区ii的所述介电层8不易被去除，相应的所述介电层8顶部的源漏开口9的深度较小，后续所述介电层8顶部的源漏插塞的形成厚度较小，导致后续形成在源漏开口9中的源漏插塞发热现象严重，且源漏插塞与源漏掺杂层3的接触电阻较大，导致半导体结构的电学性能不佳。
39.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，提供基底，所述基底包括衬底、分立于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构之间的层间介质层，所述基底包括器件区和伪器件区，所述伪器件区的延伸方向与所述栅极结构的延伸相垂直；去除所述伪器件区中，部分厚度的所述栅
极结构和层间介质层，形成第一开口；去除所述第一开口露出的所述栅极结构，形成第二开口；在所述第二开口中形成第一阻断层；刻蚀所述层间介质层，形成露出所述源漏掺杂层的源漏开口，所述源漏开口的延伸方向与所述栅极结构的延伸方向相同。
40.本发明实施例的技术方案所提供的形成方法中，去除伪器件区中部分厚度的所述栅极结构和层间介质层，形成第一开口，去除所述第一开口露出的所述栅极结构，形成第二开口，在所述第二开口中形成第一阻断层，相应的所述第一阻断层不易形成在所述层间介质层上，相应的，刻蚀所述层间介质层，形成露出源漏掺杂层的源漏开口的过程中，不会刻蚀所述第一阻断层，也就是说，形成所述源漏开口的过程中，所述第一阻断层不易起到暂时刻蚀停止的作用，使得所述源漏开口能够露出所述源漏掺杂层，使得后续形成的源漏插塞与所述源漏掺杂层的接触电阻较小，有利于提高半导体结构的电学性能。
41.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
42.图7至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
43.参考图7，提供基底，所述基底包括衬底100、分立于所述衬底100上的栅极结构101、位于所述栅极结构101两侧的所述源漏掺杂层102以及覆盖所述源漏掺杂层102的层间介质层106，所述基底包括器件区i和伪器件区ii，所述伪器件区ii的延伸方向与所述栅极结构101的延伸相垂直。
44.在半导体结构的形成方法中，器件区i用于形成半导体器件，后续将所述栅极结构101替换成金属栅极结构，所述伪器件区ii用于电隔离金属栅极结构。
45.所述衬底100为后续形成半导体提供工艺平台。
46.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
47.栅极结构101为后续形成的金属栅极结构占据空间位置。
48.本实施例中，栅极结构101为叠层结构。具体的，栅极结构101包括栅氧化层(图中未示出)和位于栅氧化层上的伪栅极层(图中未示出)。
49.本实施例中，栅氧化层的材料包括氧化硅，伪栅极层的材料包括多晶硅。
50.在半导体结构工作时，所述源漏掺杂层102为沟道提供应力，提高载流子的迁移速率。
51.本实施例中，所述半导体结构用于形成nmos(negative channel metal oxide semiconductor)，源漏掺杂层102用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层102为沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
52.其他实施例中，所述半导体结构用于形成pmos(positive channel metal oxide semiconductor)，源漏掺杂层用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
53.需要说明的是，所述源漏掺杂层102的表面形成有抗刻蚀层104。
54.在后续刻蚀所述层间介质层106，形成露出所述源漏掺杂层102的源漏开口的过程中，所述抗刻蚀层104起到暂时刻蚀停止的作用。
55.所述抗刻蚀层104的耐刻蚀度大于所述层间介质层106的耐刻蚀度。
56.本实施例中，所述抗刻蚀层104的材料包括氮化硅。氮化硅是半导体工艺中常用的材料，且氮化硅具有较高的硬度和致密度，能够起到良好的刻蚀停止的作用。
57.提供基底的步骤中，所述基底还包括：沟道结构201，分立于所述衬底100上，所述栅极结构101横跨所述沟道结构201，且覆盖所述沟道结构201的部分顶壁和部分侧壁；所述源漏掺杂层102，位于所述栅极结构101两侧的所述沟道结构201中。
58.本实施例中，所述半导体结构为鳍式场效应晶体管(finfet)。相应的，所述沟道结构201为鳍部。其他实施例中，所述半导体结构还可以为全包围晶体管(gaa)，相应的所述沟道结构包括沟道叠层。
59.本实施例中，沟道结构201的材料为硅。在其他实施例中，沟道结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
60.需要说明的是，所述伪器件区ii，位于所述沟道结构201之间，所述伪器件区ii用于电隔离后续形成的金属栅极结构。
61.本实施例中，提供基底的步骤中，所述栅极结构101和所述层间介质层106之间形成有侧墙层103。
62.在后续去除所述栅极结构101的过程中，所述侧墙层103保护源漏掺杂层102不易受损伤。
63.所述侧墙层103的材料包括：sico、sicn、sin和sion中的一种或多种。本实施例中，侧墙层103的材料包括：sin。
64.所述基底还包括：隔离层(图中未示出)，位于所述沟道结构201之间的所述衬底100上，所述隔离层覆盖沟道结构201的部分侧壁。
65.隔离层用于使得各个沟道结构201之间实现电隔离，还用于电隔离所述衬底100和后续形成的金属栅极结构。
66.本实施例中，隔离层的材料为介电材料。具体的，隔离层的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本。
67.层间介质层106用于电隔离相邻器件。
68.本实施例中，所述层间介质层106的材料为绝缘材料。具体的所述层间介质层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层106的工艺难度和工艺成本。
69.参考图8和图9，去除伪器件区ii中部分厚度的所述栅极结构101和层间介质层106，形成第一开口105。
70.本发明实施例的所提供的形成方法中，去除伪器件区ii中部分厚度的所述栅极结构101和层间介质层106，形成第一开口105(如图9所示)，后续去除所述第一开口105露出的所述栅极结构101，形成第二开口，在所述第二开口中形成第一阻断层，所述第一阻断层不易形成在所述层间介质层106上，相应的，刻蚀所述层间介质层106，形成露出源漏掺杂层102的源漏开口的过程中，不会刻蚀所述第一阻断层，也就是说，形成所述源漏开口的过程中，所述第一阻断层不易起到暂时刻蚀停止的作用，使得所述源漏开口的形成质量较好，所述源漏开口能够露出所述源漏掺杂层102，使得后续形成的源漏插塞与所述源漏掺杂层102的接触电阻较小，有利于提高半导体结构的电学性能。
71.此外，去除部分厚度的所述栅极结构101和层间介质层106，形成第一开口105，为后续完全去除所述伪器件区ii的所述栅极结构101做准备。
72.本实施例中，采用干法刻蚀工艺去除伪器件区ii中部分厚度的所述栅极结构101和层间介质层106，形成第一开口105。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一开口105的形貌满足工艺需求，且还有利于提高所述层间介质层106和栅极结构101的去除效率。采用干法刻蚀工艺有利于精确控制所述层间介质层106和栅极结构101的去除厚度，降低对其他膜层结构的损伤。
73.去除伪器件区ii中部分厚度的所述栅极结构101和层间介质层106，形成第一开口105的步骤包括：在所述基底上形成具有凹槽107的掩膜层108，所述凹槽107露出所述伪器件区ii。
74.所述掩膜层108为易于去除的材料，在后续去除掩膜层108时减少对已形成膜层的损伤。
75.本实施例中，所述掩膜层108的材料为有机材料。具体的，所述掩膜层108的材料包括：barc(bottom anti-reflective coating，底部抗反射涂层)材料、soc(spin on carbon，旋涂碳)材料、odl(organic dielectric layer，有机介电层)材料、光刻胶、darc(dielectric anti-reflective coating，介电抗反射涂层)材料、duo材料或apf(advanced patterning film，先进图膜)材料中的一种或多种。
76.形成所述掩膜层108的步骤包括：形成覆盖所述基底的掩膜材料层(图中未示出)；图形化所述掩膜材料层，剩余的所述掩膜材料层作为掩膜层108。
77.本实施例中，采用旋涂工艺形成所述掩膜材料层。旋涂工艺具有工艺条件温和，操作简单等优势，在降低污染、节能、提高性价比等方便效果显著。
78.需要说明的是，形成第一开口105的步骤中，所述层间介质层106的顶面至所述源漏掺杂层102的顶面的距离不宜过小。后续去除所述第一开口105露出的所述栅极结构101，形成第二开口，在所述第一开口105和第二开口中形成介电材料层；去除所述第一开口105中的所述介电材料层，剩余位于所述第二开口中的所述介电材料层作为第一阻断层。若所述距离过小，也就是所述第一开口105的深度过大，后续去除所述第一开口105露出的所述栅极结构101，形成第二开口后，在所述第二开口中形成第一阻断层的过程中，去除所述第一开口105中的所述介电材料层的厚度过大，需要花费过多的工艺时间，工艺控制性较差，导致第一阻断层的形成效率较低；且若所述距离过小，形成所述第一开口105的过程中，源漏掺杂层102易被误刻蚀。本实施例中，所述层间介质层106的顶面至所述源漏掺杂层102的顶面的距离大于
79.本实施例中，所述半导体结构的形成方法包括：提供所述基底后，形成所述第一开口105前，去除部分厚度或完全去除所述侧墙层103。
80.具体的，形成所述掩膜层108后，形成所述第一开口105前，去除部分厚度或完全厚度的所述侧墙层103。
81.去除部分厚度或完全厚度的所述侧墙层103有利于降低后续去除所述栅极结构101的工艺难度。
82.本实施例中，采用干法刻蚀工艺去除部分厚度或完全厚度的所述侧墙层103。干法刻蚀工艺去除部分厚度或完全厚度的所述侧墙层103的过程中，所述侧墙层103的被刻蚀速
率大于所述栅极结构101的被刻蚀速率，所述侧墙层103的被刻蚀速率大于所述层间介质层106的被刻蚀速率，有利于使所述第一开口105的形貌满足工艺需求，此外干法刻蚀工艺有利于精确控制所述侧墙层103的去除厚度，或者去除完全去除所述处侧墙层103的过程中，能够以所述沟道结构201的顶部为刻蚀停止位置，且能够降低对其他膜层结构的损伤。
83.具体的，以所述掩膜层108为掩膜采用干法刻蚀工艺去除部分厚度的所述侧墙层103或者完全去除所述侧墙层103。
84.具体的，采用干法刻蚀工艺去除部分厚度的所述侧墙层103的过程中，采用的刻蚀气体包括：chf3和ch2f2中的一种或两种。
85.其他实施例中，所述半导体结构的形成方法还包括：形成所述第一开口后，形成所述第二开口前，去除部分厚度或完全去除所述侧墙层。
86.在形成所述第一开口后，去除部分厚度或完全去除所述侧墙层，使得所述栅极结构的去除窗口较大，降低了后续去除所述栅极结构的工艺难度。
87.参考图10，去除所述第一开口105露出的所述栅极结构101，形成第二开口109。
88.所述第二开口109为后续形成第一阻断层做准备。
89.本实施例中，采用干法刻蚀工艺去除所述第一开口105露出的所述栅极结构101，形成第二开口109。采用干法刻蚀工艺去除所述第一开口105露出的所述栅极结构101的过程中，所述栅极结构101的被刻蚀速率大于所述层间介质层106的被刻蚀速率，在形成所述第二开口109的同时，降低对伪器件区ii的层间介质层106的损伤，有利于使所述第二开口109的形貌满足工艺需求。
90.具体的，以所述掩膜层108为掩膜采用干法刻蚀工艺去除所述第一开口105露出的所述栅极结构101，形成第二开口109。
91.所述半导体结构的形成方法还包括：形成所述第二开口109后，去除所述掩膜层108。
92.形成所述第二开口109后，去除所述掩膜层108，可以避免掩膜层108中的有机材料污染机台。此外，为后续形成第一阻断层提供工艺空间。
93.本实施例中，采用灰化工艺去除所述掩膜层108。
94.参考图11和图12，在所述第二开口109中形成第一阻断层111(如图12所示)。
95.所述第一阻断层111和后续形成的第二阻断层用于断开栅极结构101。
96.具体的，在所述层间介质层106两侧的所述第二开口109中形成第一阻断层111的步骤包括：
97.如图11所示，在所述第一开口105和第二开口109中形成介电材料层110。
98.后续去除所述第一开口105中的所述介电材料层110，剩余的位于所述第二开口109中的所述介电材料层110作为第一阻断层。
99.本实施例中，形成所述介电材料层110的步骤包括：在所述第一开口105和第二开口109中保形覆盖氮化硅材料层1101；在所述氮化硅材料层1101上形成氧化硅材料层1102。
100.所述半导体结构的形成方法中，后续去除所述器件区i的所述栅极结构101，在去除所述器件区i的所述栅极结构101的过程中，去除所述栅氧化层，所述栅氧化层的材料包括氧化硅。所述氮化硅的耐刻蚀度大于所述氧化硅的耐刻蚀度，从而在去除所述栅氧化层的过程中，所述氮化硅材料层1101被刻蚀速率较小，所述第一阻断层1101和后续的第二阻
断层能够更好的阻断后续形成的金属栅极结构。
101.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述氮化硅材料层1101。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高氮化硅材料层1101的厚度均一性，使氮化硅材料层1101的能够保形覆盖在所述第一开口105和第二开口109的侧壁和底面；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了氮化硅材料层1101的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述氮化硅材料层。
102.本实施例中，采用流动性化学气相沉积(flowable chemical vapor deposition，fcvd)工艺形成所述氧化硅材料层1102。流动性化学气相沉积工艺具有良好的填充能力，适用于填充所述第一开口105和第二开口109，有利于降低所述氧化硅材料层1102内形成空洞等缺陷的概率，相应有利于提高氧化硅材料层1102的成膜质量。
103.其他实施例中，形成所述介电材料层的步骤包括：在所述第一开口和第二开口中形成氮化硅层。也就是说，所述第一开口和第二开口中仅存在氮化硅，在后续去除所述栅氧化层的过程中，第一阻断层被刻蚀速率较小。
104.如图12所示，去除所述第一开口105中的所述介电材料层110，剩余位于所述第二开口109中的所述介电材料层110作为第一阻断层111。
105.去除所述第一开口105中的所述介电材料层110，使得第一阻断层111仅形成在第二开口109中，使得后续刻蚀所述层间介质层106，形成源漏开口的过程中，不易不会刻蚀到氮化硅，不易发生刻蚀停止的情况。
106.本实施例中，采用干法刻蚀工艺去除所述第一开口105中的所述介电材料层110。在采用干法刻蚀工艺去除所述第一开口105中的所述介电材料层110的步骤中，能够以所述层间介质层106的顶部为刻蚀停止位置，使得所述半导体结构的形成方法控制性较强。
107.需要说明的是，去除所述第一开口105中的所述介电材料层110的过程中，所述伪器件区ii的层间介质层106顶部的所述氮化硅材料层1101四周暴露，相应的层间介质层106顶部的所述氮化硅材料层1101的去除工艺窗口较大，所述伪器件区ii的层间介质层106顶部的所述氮化硅材料层1101易被去除，所述第一开口105侧壁的所述氮化硅材料层1101一侧暴露，相应的去除工艺窗口较小，所述第一开口105侧壁上的氮化硅材料层1101易被保留。
108.具体的，剩余的所述氧化硅材料层1102作为氧化硅层1112，剩余的所述氮化硅材料层1101作为氮化硅层1111，所述氧化硅层1112和氮化硅层1111作为第一阻断层111。
109.后续在所述第一开口105中形成第二阻断层，相应的，所述第二阻断层的侧壁被所述氮化硅材料层1101包围。在后续去除所述栅氧化层的过程中，所述第一阻断层111中的氮化硅材料层1101不易被去除，使得所述第一阻断层111和第二阻断层能够被保留，所述第一阻断层111和第二阻断层能够更好的电隔离后续形成的金属栅极结构。
110.参考图13和图14，图14为图13在bb层处的剖面图，在所述第一开口105中形成第二阻断层112。
111.所述第二阻断层112和第一阻断层111，共同用于阻断后续形成的金属栅极结构101。
112.本实施例中，在所述第一开口105中形成第二阻断层112的步骤中，所述第二阻断
层112的材料与所述层间介质层106的材料相同。在后续刻蚀所述第二阻断层112和层间介质层106的过程中，形成的源漏开口能够贯穿所述第二阻断层112和层间介质层106露出所述源漏掺杂层104。
113.本实施例中，所述第二阻断层112的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二阻断层112的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第二阻断层112的用于隔离相邻器件的作用。所述第二阻断层112的材料为氧化硅能降低所述半导体结构的内应力，有利于提高半导体结构的电学性能。
114.本实施例中，采用流动性化学气相沉积工艺形成所述第二阻断层112。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述第二阻断层112内形成空洞等缺陷的概率，相应有利于提高第二阻断层112的成膜质量。
115.参考图15和图16，所述半导体结构的形成方法还包括：刻蚀所述层间介质层106，形成露出所述源漏掺杂层102的源漏开口113。所述源漏开口113的延伸方向与所述栅极结构101的延伸方向相同。
116.去除伪器件区ii中部分厚度的所述栅极结构101和层间介质层106，形成第一开口105，去除所述第一开口105露出的所述栅极结构101，形成第二开口109，在所述第二开口109中形成第一阻断层111，相应的所述第一阻断层111不易形成在所述层间介质层106上，相应的，刻蚀所述层间介质层106，形成露出源漏掺杂层102的源漏开口113的过程中，不会刻蚀所述第一阻断层111，也就是说，形成所述源漏开口113的过程中，所述第一阻断层111不易起到暂时刻蚀停止的作用，使得所述源漏开口113的形成质量较好，所述源漏开口113能够露出所述源漏掺杂层102，使得后续形成的源漏插塞与所述源漏掺杂层102的接触电阻较小，有利于提高半导体结构的电学性能。
117.所述源漏开口113为后续形成源漏插塞提供空间。
118.具体的，刻蚀所述层间介质层106，形成露出所述源漏掺杂层102的源漏开口113的过程中，还刻蚀所述第二阻断层112。
119.本实施例中，采用干法刻蚀工艺刻蚀所述第二阻断层112和所述层间介质层106，形成露出所述源漏掺杂层102的源漏开口113。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述源漏开口113的形貌满足工艺需求，且还有利于提高所述第二阻断层112和所述层间介质层106的去除效率。且干法刻蚀工艺的过程中，能够以所述抗刻蚀层104的顶部为暂时刻蚀停止位置，降低对其他膜层结构的损伤。
120.需要说明的是，形成露出所述源漏掺杂层102的源漏开口113的过程中，暂时刻蚀停止在所述抗刻蚀层104上后，继续采用干法刻蚀工艺刻蚀所述抗刻蚀层104。干法刻蚀工艺能够在同一机台中，通过更换气体，同时刻蚀第二阻断层112、层间介质层106和抗刻蚀层104。
121.需要说明的是，其他实施例中，所述半导体结构的形成方法还包括：形成所述第二阻断层后，形成所述源漏开口前，去除所述伪栅结构，形成栅极开口；在所述栅极开口的底面和侧壁形成功函数层和位于所述功函数层上的金属栅极层，所述功函数层和所述金属栅极层作为金属栅极结构。
122.相应的，形成所述源漏开口的过程中，所述栅极结构为金属栅极结构，所述源漏开
口的延伸方向与所述栅极结构的延伸方向相同，指代的是与所述源漏开口的延伸方向与所述金属栅极结构的延伸方向相同。
123.相应的，本发明实施例还提供一种半导体结构。参考图17和图18，图18为图17在dd处的剖面图，示出了本发明半导体结构一实施例的结构示意图。
124.所述半导体结构包括：衬底200，所述衬底200包括器件区i和伪器件区ii；栅极结构201，分立于所述衬底200上，所述栅极结构201的延伸方向与所述伪器件区ii的延伸相垂直；源漏掺杂层202，位于所述栅极结构201两侧；层间介质层206，位于所述源漏掺杂层202上，且覆盖所述栅极结构201的侧壁；第一阻断层211，位于所述伪器件区ii的层间介质层206的侧部，用于断开所述栅极结构201；源漏开口213，贯穿所述层间介质层206露出所述源漏掺杂层202，所述源漏开口213的延伸方向与所述栅极结构201的延伸方向相同。
125.本发明实施例所提供的半导体结构中，第一阻断层211，位于所述伪器件区ii的层间介质层206的侧部，相应的，刻蚀所述层间介质层206，形成露出源漏掺杂层202的源漏开口213的过程中，不会刻蚀所述第一阻断层211，也就是说，形成所述源漏开口213的过程中，所述第一阻断层211不易起到暂时刻蚀停止的作用，使得所述源漏开口213能够露出所述源漏掺杂层202，使得后续形成的源漏插塞与所述源漏掺杂层202的接触电阻较小，有利于提高半导体结构的电学性能。
126.在半导体结构中，器件区i用于形成半导体器件，所述伪器件区ii用于电隔离栅极结构201。
127.本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
128.本实施例中，栅极结构201为叠层结构。具体的，栅极结构201包括栅介质和位于栅介质层上的金属栅极层。
129.本实施例中，所述栅介质层的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
130.本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，所述栅极结构的材料还可以为w、al、cu、ag、au、pt、ni或ti。
131.在半导体结构工作时，所述源漏掺杂层202为沟道提供应力，提高载流子的迁移速率。
132.本实施例中，所述半导体结构为nmos，源漏掺杂层202用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层202为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
133.其他实施例中，所述半导体结构为pmos，源漏掺杂层用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
134.需要说明的是，所述源漏掺杂层202的表面形成有抗刻蚀层204。
135.刻蚀所述层间介质层206，形成露出所述源漏掺杂层202的源漏开口213的过程中，所述抗刻蚀层204起到暂时刻蚀停止的作用。
136.所述抗刻蚀层204的耐刻蚀度大于所述层间介质层206的耐刻蚀度。
137.本实施例中，所述抗刻蚀层204的材料包括氮化硅。氮化硅是半导体工艺中常用的材料，且氮化硅具有较高的硬度和致密度，能够起到良好的刻蚀停止的作用。
138.所述半导体结构还包括：沟道结构401，分立于所述衬底200上，所述栅极结构201横跨所述沟道结构401，且覆盖所述沟道结构401的部分顶壁和部分侧壁；所述源漏掺杂层202，位于所述栅极结构201两侧的所述沟道结构401中。
139.本实施例中，所述半导体结构为鳍式场效应晶体管(finfet)。相应的，所述沟道结构401为鳍部。其他实施例中，所述半导体结构还可以为全包围晶体管(gaa)，相应的所述沟道结构包括沟道叠层。
140.本实施例中，沟道结构401的材料为硅。在其他实施例中，沟道结构的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
141.需要说明的是，所述伪器件区ii，位于所述沟道结构401之间，所述伪器件区ii用于电隔离所述栅极结构201。
142.需要说明的是，所述层间介质层206的顶面至所述源漏掺杂层102的顶面的距离不宜过小。形成所述第一阻断层211的步骤通常包括：在所述伪器件区ii的所述层间介质层206顶部和所述层间介质层206的侧部形成介电材料层，去除高于所述层间介质层206的所述介电材料层，剩余的所述介电材料层作为第一阻断层211。若所述距离过小，需去除过多的所述介电材料层，需要花费过多的工艺时间，工艺控制性较差，导致第一阻断层211的形成效率较低。本实施例中，所述层间介质层206的顶面至所述源漏掺杂层102的顶面的距离大于
143.所述基底还包括：隔离层(图中未示出)，位于所述沟道结构401之间的所述衬底200上，所述隔离层覆盖沟道结构401的部分侧壁。
144.隔离层用于使得各个沟道结构401之间实现电隔离，还用于电隔离所述衬底100和栅极结构201。
145.本实施例中，隔离层的材料为介电材料。具体的，隔离层的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本。
146.层间介质层206用于电隔离相邻器件。
147.本实施例中，所述层间介质层206的材料为绝缘材料。具体的所述层间介质层206的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层206的工艺难度和工艺成本。
148.所述第一阻断层211和第二阻断层212用于断开栅极结构101。
149.本实施例中，所述第一阻断层211包括：氮化硅层2111和位于所述氮化硅层2111上的氧化硅层2112。
150.所述半导体结构还包括：第二阻断层212，位于所述伪器件区ii的所述层间介质层206和第一阻断层211上。
151.且所述氮化硅层2111，还位于在所述第二阻断层212和所述层间介质层206之间。
152.在形成栅极结构201的过程中，所述氮化硅层2111，使得第一阻断层211和第二阻断层212不易被刻蚀。
153.其他实施例中，第一阻断层还可以包括氮化硅层。也就是说，所述第一阻断层的材料仅为氮化硅。
154.相应的，所述源漏开口213还贯穿所述第二阻断层212。
155.本实施例中，所述第二阻断层212的材料与所述层间介质层206的材料相同。
156.所述第二阻断层212的材料与所述层间介质层206的材料相同，在刻蚀所述第二阻断层212和所述层间介质层206，形成源漏开口213的过程中，不易存在刻蚀停止的情况。
157.本实施例中，所述第二阻断层112的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二阻断层112的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高第二阻断层112的用于隔离相邻器件的作用。
158.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
159.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。