半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.逻辑芯片由标准单元组成。标准单元的大小取决于金属节距、标准单元高度、多晶硅节距以及是单扩散隔断(sdb)还是双扩散隔断(ddb)。多年来芯片微缩是由金属节距(mp)和多晶硅节距(pp)缩放驱动的，但mp缩放面临光刻工艺极限和电阻增大的挑战。并且由于器件问题，多晶硅节距缩放已经放缓。设计工艺协同优化(dtco)的引入，使得压缩标准单元高度成为了主要的缩放选项。随着单元高度的逐渐缩小，每个单元的单个器件的鳍数量也逐渐减少，这也将导致驱动电流减小。
3.标准单元的电源轨道(vdd和vss)的宽度通常会加权到mp的数值里面去。电源轨为芯片的不同组件提供电源，并且一般由后段(back end of line，beol)工艺中金属层提供。但是，电源轨道会占据较多的空间。
4.为了满足持续不断的逻辑芯片微缩的需要，在金属间距非常紧密时，为了优化电源供电能力，目前一种方法是将电源轨向下移动到si基底中形成埋入式电源轨(buried power rails，bpr)。
5.埋入式电源轨结构中，将电源轨埋入衬底中，深入浅沟槽隔离(sti)模块，从而有利于释放互连的布线资源。而且，埋入式电源轨为采用节距微缩而增加beol电阻的技术提供了较低的电阻局部电流分布。此外，埋入式电源轨还有利于减少vdd、vss、字线和位线的栅格状分布所受到布线拥塞和电阻退化的影响，提高写入裕度和读取速度。
6.在具有埋入式电源轨结构的器件中，通常还需要利用导电插塞将埋入式电源轨道连接出去。但是，目前形成用于电连接埋入式电源轨道的导电插塞(via-bpr)具有较大的挑战。


技术实现要素：

7.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于增大形成导电通孔和互连槽的工艺窗口，相应增大形成用于电连接埋入式电源轨道的导电插塞(via-bpr)的工艺窗口。
8.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，包括器件区和电源轨道区，所述器件区的衬底上形成有分立的沟道结构，所述电源轨道区的衬底中形成有电源轨道线，所述电源轨道线的延伸方向与沟道结构的延伸方向相平行，所述衬底上形成有横跨所述沟道结构的栅极结构，所述栅极结构两侧的沟道结构中形成有源漏掺杂区，所述栅极结构侧部的衬底和电源轨道线上形成有覆盖源漏掺杂区的层间介质层；形成贯穿位于部分所述电源轨道线上的层间介质层的导电通孔，暴露出所述电源轨道线；在所述导电通孔中填充保护层；形成贯穿所述源漏掺杂区顶部的层间介质层的互连槽，沿所述栅极结构的延伸方向，所述互连槽的侧壁暴露出所述保护层；形成位于所述导
电通孔中且与所述电源轨道线相接触的导电插塞，以及位于所述互连槽中且与所述源漏掺杂区相接触的源漏互连层，所述源漏互连层与所述导电插塞的侧壁相接触。
9.相应的，本发明实施例还提供一种半导体结构，包括：衬底，包括器件区和电源轨道区；沟道结构，分立于所述器件区的衬底上；电源轨道线，位于所述电源轨道区的衬底中，所述电源轨道线的延伸方向与沟道结构的延伸方向相平行；栅极结构，位于所述衬底上且横跨所述沟道结构；源漏掺杂区，位于所述栅极结构两侧的沟道结构中；层间介质层，位于所述栅极结构侧部的衬底上且覆盖所述源漏掺杂区；导电通孔，贯穿位于部分所述电源轨道线上的层间介质层且暴露出电源轨道线；保护层，填充于所述导电通孔中；互连槽，贯穿所述源漏掺杂区顶部的层间介质层，沿所述栅极结构的延伸方向，所述互连槽的侧壁暴露出所述保护层。
10.与现有技术相比，本发明实施例的技术方案具有以下优点：
11.本发明实施例提供的半导体结构的形成方法中，先形成导电通孔，并在所述导电通孔中填充保护层，之后再形成互连槽；因此，本发明实施例在形成导电通孔的步骤中，光刻和刻蚀工艺在平坦的顶部表面进行，有利于增大形成导电通孔的工艺窗口；通过在所述导电通孔中填充保护层，能够为形成互连槽的制程提供平坦的表面，从而有利于降低形成互连槽的光刻和刻蚀工艺的难度、增大形成互连槽的工艺窗口，与先形成互连槽后形成导电通孔的方案相比，本发明实施例还有利于避免出现填充于互连槽中的填充层在不同图案密集度区域的顶面高度差异过大，而导致导电通孔的刻蚀速率和刻蚀时间差异较大的问题，相应有利于提高所述导电通孔的开口尺寸以及剖面形貌的一致性，而且，所述保护层还能够在形成互连槽的过程中对电源轨道线和导电通孔起到保护的作用，从而有利于对导电通孔的开口尺寸和剖面形貌进行精确控制、降低电源轨道线受损的几率；综上，本发明实施例有利于增大形成所述导电通孔和互连槽的工艺窗口，相应提高所述导电通孔的关键尺寸和剖面形貌一致性、增大形成用于电连接埋入式电源轨道的导电插塞(via-bpr)的工艺窗口，进而提高了导电插塞的形成质量，优化了半导体结构的性能。
附图说明
12.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
13.图6至图7是另一种半导体结构的形成方法中各步骤对应的结构示意图；
14.图8至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
15.由背景技术可知，目前形成用于连接埋入式电源轨道的导电插塞(via-bpr)具有较大的挑战。
16.现结合一种半导体结构的形成方法分析形成导电插塞(via-bpr)具有较大挑战的原因。图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
17.参考图1和图2，图1为俯视图，图2是图1沿aa方向的剖视图，提供衬底(图未示)，包括器件区10a和电源轨道区10b，所述器件区10a的衬底上形成有分立的沟道结构1，所述电源轨道区10b的衬底中形成有电源轨道线2，所述电源轨道线2的延伸方向与所述沟道结构1
的延伸方向相平行，所述沟道结构1露出的衬底上形成有覆盖电源轨道线2的隔离层3，所述隔离层3的顶面低于沟道结构1的顶面，所述隔离层3上形成有横跨所述沟道结构1的栅极结构4，所述栅极结构4两侧的沟道结构1中形成有源漏掺杂区5，所述栅极结构4侧部的隔离层3上形成有覆盖所述源漏掺杂区5的层间介质层6。
18.参考图3，形成贯穿部分电源轨道线2上方的层间介质层6的初始导电通孔7、以及贯穿所述源漏掺杂区5上方的互连槽8，沿所述栅极结构4的延伸方向，所述互连槽8和初始导电通孔7相连通。
19.参考图4，刻蚀所述初始导电通孔7下方的隔离层3，使所述初始导电通孔7形成暴露出电源轨道线2的导电通孔9。
20.刻蚀所述初始导电通孔7下方的隔离层3的步骤包括：形成填充于所述初始导电通孔7和互连槽8的填充层(图未示)，所述填充层还覆盖于所述层间介质层6和栅极结构4上；刻蚀位于所述初始导电通孔7中的填充层和所述初始导电通孔7下方的隔离层3，形成所述导电通孔9；去除所述填充层。
21.参考图5，在所述互连槽8和导电通孔9中填充导电材料，形成位于所述互连槽8中的源漏互连层81以及位于导电通孔9中的导电插塞91。
22.上述方法中，在形成所述填充层的步骤中，由于图形密集区(dense area)和图形稀疏区(iso area)的互连槽8以及初始导电通孔7的密集度不同，与图形密集区的互连槽8和初始导电通孔7的数量相比，图形稀疏区的互连槽8和初始导电通孔7的数量更少，在形成填充层的步骤中，填充层在图形稀疏区的填充速率大于在图形密集区的填充速率，因此，位于图形稀疏区的填充层顶面高于位于图形密集区的填充层顶面，不同图形密集度区域的填充层的顶面高度一致性差异较大，在刻蚀位于所述初始导电通孔7中的填充层和所述初始导电通孔7下方的隔离层3的步骤中，不同图形密集度区域的填充层需要刻蚀的厚度不同，导致不同图形密集度区域的隔离层3的被刻蚀时间和被刻蚀量不同，进而导致不同图形密集度区域的导电通孔9的开口尺寸和剖面形貌一致性差，相应导致形成的导电插塞91的关键尺寸和剖面形貌一致性差，形成via-bpr的工艺窗口较小。
23.还有一种方法形成导电插塞。图6至图7是另一种半导体结构的形成方法中各步骤对应的结构示意图。所述方法与前述方法的相同之处不再赘述，所述方法与前述方法不同之处在于：
24.参考图6，在提供衬底(图未示)、沟道结构(图未示)、电源轨道线11、隔离层12、栅极结构13、源漏掺杂区14、以及层间介质层15后，形成贯穿部分所述电源轨道线11顶部的层间介质层15和隔离层12的导电通孔16。
25.参考图7，形成导电通孔16后，形成贯穿所述源漏掺杂区14顶部的层间介质层15的互连槽17。
26.但是，上述方法中，形成贯穿所述源漏掺杂区14顶部的层间介质层15的互连槽17的步骤中，所述导电通孔16暴露在刻蚀工艺环境中，容易对所述导电通孔16的侧壁和底部造成重刻蚀(double etch)，从而难以对导电通孔16的开口尺寸和深度进行控制，导致导电通孔16的剖面形貌一致性和开口尺寸一致性差，还容易对导电通孔16底部的电源轨道线11造成损伤，形成via-bpr具有较大的难度。
27.为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，先形成
导电通孔，并在所述导电通孔中填充保护层，之后再形成互连槽；因此，本发明实施例在形成导电通孔的步骤中，光刻和刻蚀工艺在平坦的顶部表面进行，有利于增大形成导电通孔的工艺窗口；通过在所述导电通孔中填充保护层，能够为形成互连槽的制程提供平坦的表面，从而有利于降低形成互连槽的光刻和刻蚀工艺的难度、增大形成互连槽的工艺窗口，与先形成互连槽后形成导电通孔的方案相比，本发明实施例还有利于避免出现填充于互连槽中的填充层在不同图案密集度区域的顶面高度差异过大，而导致导电通孔的刻蚀速率和刻蚀时间差异较大的问题，相应有利于提高所述导电通孔的开口尺寸以及剖面形貌的一致性，而且，所述保护层还能够在形成互连槽的过程中对电源轨道线和导电通孔起到保护的作用，从而有利于对导电通孔的开口尺寸和剖面形貌进行精确控制、降低电源轨道线受损的几率；综上，本发明实施例有利于增大形成所述导电通孔和互连槽的工艺窗口，相应提高所述导电通孔的关键尺寸和剖面形貌一致性、增大形成用于电连接埋入式电源轨道的导电插塞(via-bpr)的工艺窗口，进而提高了导电插塞的形成质量，优化了半导体结构的性能。
28.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
29.图8至图24是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
30.参考图8至图10，图8为俯视图，图9为图8沿aa方向的剖视图，图10为图8在bb位置处的剖面图，提供衬底100，包括器件区i和电源轨道区ii，所述器件区i的衬底100上形成有分立的沟道结构110，所述电源轨道区ii的衬底100中形成有电源轨道线120，所述电源轨道线120的延伸方向与沟道结构110的延伸方向相平行，所述衬底100上形成有横跨沟道结构110的栅极结构140，所述栅极结构140两侧的沟道结构110中形成有源漏掺杂区150，所述栅极结构140侧部的衬底100上形成有覆盖源漏掺杂区150的层间介质层160。
31.衬底100用于为后续制程提供工艺平台。
32.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
33.所述器件区i的衬底100用于形成晶体管，例如：pmos晶体管和nmos晶体管中的一种或两种。
34.在器件工作时，沟道结构110用于提供晶体管的导电沟道。本实施例中，所述沟道结构110的数量为多个，多个所述沟道结构110之间平行间隔排列。
35.作为一种示例，所述沟道结构110为鳍部。相应地，在器件区i的衬底100上形成鳍式场效应晶体管(finfet)。本实施例中，鳍部的材料与衬底100的材料相同，鳍部的材料为硅。其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
36.另一些实施例中，所述沟道结构与所述衬底间隔设置，所述沟道结构包括一个或多个间隔设置的沟道层，所述栅极结构覆盖所述沟道结构的部分顶部且包围所述沟道层。相应地，在器件区的衬底上可以形成全包围栅极(gaa)晶体管或叉型栅极晶体管(forksheet)。
37.所述电源轨道区ii用于形成电源轨道线120。电源轨道线120用于为芯片的不同组
件提供电源。本实施例中，所述电源轨道线120位于所述电源轨道区ii的衬底100中，所述电源轨道线120为埋入式电源轨(buried power rails，bpr)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段(back end of line，beol)电阻的技术，还有利于提供较低的电阻局部电流分布。
38.所述电源轨道线120为长条形结构，所述电源轨道线120的延伸方向(如图8中x方向所示)与沟道结构110的延伸方向相平行，且电源轨道线120与沟道结构110之间具有间隔。
39.所述电源轨道线120的材料为导电材料。本实施例中，电源轨道线120的材料为金属材料，包括co、w、ni和ru中的一种或多种。所述电源轨道线120的材料的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
40.需要说明的是，本实施例中，所述电源轨道线120的侧壁与所述衬底100之间还形成有绝缘层125，所述绝缘层125用于实现所述电源轨道线120与所述器件区i衬底100之间的绝缘。因此，所述绝缘层125的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等材料。
41.本实施例中，所述沟道结构110露出的衬底100上还形成有覆盖电源轨道线120的隔离层130，所述隔离层130的顶面低于沟道结构110的顶面。
42.隔离层130用于隔离相邻沟道结构110，隔离层130还用于隔离衬底100与栅极结构140。本实施例中，所述沟道结构110为鳍部，所述鳍部露出于所述隔离层130的部分用于作为有效鳍部(active fin)，有效鳍部用于提供器件工作时的导电沟道。
43.本实施例中，所述隔离层130为浅沟槽隔离结构(sti)，所述隔离层130的材料为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。
44.栅极结构140作为器件栅极，在器件工作时，用于控制导电沟道的开启或关断。本实施例中，栅极结构140为金属栅极结构。
45.本实施例中，栅极结构140位于隔离层130上。栅极结构140的延伸方向(如图8中y方向所示)垂直于沟道结构110和电源轨道线120的延伸方向。
46.本实施例中，所述栅极结构140的顶部上还形成有栅极盖帽层145。在后续形成贯穿源漏掺杂区150顶部的层间介质层160的互连槽时，所述栅极盖帽层145用于对栅极结构140的顶部起到保护的作用，从而降低栅极结构140受损以及栅极结构140与源漏互连层之间发生短接问题的概率。
47.栅极盖帽层145选用与层间介质层160具有刻蚀选择性的材料，从而保证栅极盖帽层145能够对栅极结构110起到保护作用。本实施例中，栅极盖帽层145的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，栅极盖帽层145的材料为氮化硅。
48.本实施例中，栅极结构140和栅极盖帽层145的侧壁上还形成有侧墙170。
49.所述侧墙170用于定义源漏掺杂区150的形成位置，所述侧墙170位于所述栅极结构140的侧壁上，还用于保护栅极结构140的侧壁，此外，后续形成贯穿所述层间介质层160且与源漏掺杂区150相接触的源漏互连层，所述侧墙170位于源漏互连层与所述栅极结构140之间，还用于对源漏互连层和栅极结构140之间起到隔离的作用。
50.本实施例中，所述侧墙170的材料为低k介质材料或超低k介质材料，从而有利于减
小源漏互连层和栅极结构140之间的有效电容。
51.本实施例中，为方便示意和说明，仅在图9中示意出所述侧墙170。
52.源漏掺杂区150用于在器件工作时提供载流子源。当形成nmos器件时，源漏掺杂区150中掺杂有n型离子；当形成pmos器件时，源漏掺杂区150中掺杂有p型离子。本实施例中，所述源漏掺杂区150位于所述栅极结构140和侧墙170两侧的沟道结构110中。
53.本实施例中，沿栅极结构140的延伸方向，位于多个所述沟道结构110中的所述源漏掺杂区150相接触(如图8和图10所示)。
54.层间介质层160用于隔离相邻器件。层间介质层160的材料为绝缘材料，包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，层间介质层160的材料为氧化硅。
55.本实施例中，层间介质层160覆盖所述侧墙170的侧壁，层间介质层160位于所述栅极结构140侧部的隔离层130上。
56.本实施例中，所述源漏掺杂区150与所述层间介质层160之间、以及所述隔离层130与所述层间介质层160之间还形成有接触刻蚀停止层(contact etch stop layer，cesl)(图未示)。在后续形成互连槽的步骤中，所述接触刻蚀停止层用于暂时定义刻蚀的停止位置，从而提高刻蚀的一致性、以及减少源漏掺杂区150受损的几率。本实施例中，所述接触刻蚀停止层的材料为氮化硅。
57.参考图11至图13，图11为俯视图，图12为图11沿aa方向的剖视图，图13为图11在bb位置处的剖面图，形成贯穿位于部分所述电源轨道线120上的层间介质层160的导电通孔180，暴露出所述电源轨道线120。
58.所述导电通孔180为后续形成与所述电源轨道线120相接触的导电插塞提供空间位置。本实施例中，导电通孔180贯穿部分所述电源轨道线120顶部的层间介质层160和隔离层130。
59.本实施例先形成导电通孔180，形成导电通孔180的步骤包括进行光刻工艺和刻蚀工艺的过程，因此，在形成导电通孔180的步骤中，光刻和刻蚀工艺在平坦的顶部表面进行，有利于增大形成导电通孔180的工艺窗口、降低所述光刻工艺和刻蚀工艺的难度，相应有利于提高对导电通孔180的剖面控制性。
60.本实施例中，沿所述栅极结构140的延伸方向上，所述导电通孔180位于所述源漏掺杂区150端部的层间介质层160和隔离层130中，以便于后续形成贯穿源漏掺杂区150顶部的层间介质层160的互连槽后，沿所述栅极结构140的延伸方向上，所述互连槽能够与所述导电通孔180相连通。
61.本实施例中，形成所述导电通孔180的步骤包括：在所述层间介质层160和栅极盖帽层145上形成自下而上依次堆叠的平坦层(图未示)、抗反射层(图未示)、以及图形层(图未示)，所述图形层中形成有位于部分所述电源轨道线120上方的图形开口(图未示)；沿所述图形开口，依次刻蚀所述层间介质层160和隔离层130，形成暴露出所述电源轨道线120的导电通孔180；去除所述平坦层、抗反射层和图形层。
62.所述平坦层用于为形成图形层提供平坦的表面，从而提高所述图形层的图形精度。本实施例中，所述平坦层的材料为旋涂碳(spin-on carbon，soc)。
63.所述抗反射层用于减小曝光时的反射效应，从而提高图形的转移精度。本实施例
中，所述抗反射层的材料为barc(bottom anti-reflective coating，底部抗反射涂层)材料。
64.所述图形层用于作为刻蚀所述层间介质层160和隔离层130的掩膜。
65.本实施例中，所述图形层的材料为光刻胶，形成所述图形层的工艺相应为光刻工艺。本实施例中，平坦层和抗反射层均形成在平坦的表面，因此，平坦层的厚度一致性、以及抗反射层的厚度一致性高，相应为形成图形层提供平坦的表面，从而有利于提高光刻工艺过程中图形转移的精度，进而提高图形开口的图形精度和形貌质量。
66.本实施例中，沿所述图形开口，采用各向异性的干法刻蚀工艺，依次刻蚀所述层间介质层160和隔离层130，有利于提高刻蚀的剖面控制性和图形传递的精度。去除所述平坦层、抗反射层和图形层的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
67.本实施例中，后续步骤还包括：在所述导电通孔180中填充保护层，且在形成互连槽之后，形成导电插塞和源漏互连层之前，还会去除所述保护层。结合参考图14和图15，图14是基于图12的剖视图，图15是基于图13的剖面图，形成所述导电通孔180后，形成所述保护层之前，所述半导体结构的形成方法还包括：在所述导电通孔180的底部和侧壁形成衬垫层210。
68.后续在导电通孔180中填充保护层后，所述衬垫层210位于保护层的底部与电源轨道线120之间，在后续去除保护层的步骤中，所述衬垫层210能够定义刻蚀的停止位置，有利于提高刻蚀的一致性、防止对电源轨道线120造成损伤，并使导电通孔180的开口尺寸和剖面形貌能够得到精确控制，而且还有利于降低后续去除保护层的难度。
69.本实施例中，衬垫层210还形成于层间介质层160和栅极盖帽层145上。
70.本实施例中，所述衬垫层210的材料为介质材料，衬垫层210的材料与所述电源轨道线120的材料不同，后续去除位于导电通孔180底部的衬垫层210的过程中，能够对所述电源轨道线120具有较高的刻蚀选择比，有利于保证衬垫层210对电源轨道线120的保护作用，相应有利于防止对电源轨道线120造成损伤、减小去除位于导电通孔180底部的衬垫层210的工艺难度。此外，本实施例中，后续保护层的材料包括金属材料，所述衬垫层210的材料为介质材料，从而保证后续去除保护层的过程中，衬垫层210与保护层具有较高的刻蚀选择比，相应保证衬垫层210能够起到定义刻蚀停止位置的作用。
71.所述衬垫层210的材料包括氮化硅、氧化硅和氮氧化硅中的一种或几种。作为一种示例，所述衬垫层210的材料为氮化硅。
72.所述衬垫层210的厚度不宜过小，否则容易降低衬垫层210用于定义刻蚀停止位置的效果以及对所述电源轨道线120的保护效果；所述衬垫层210的厚度也不宜过大，否则容易导致导电通孔180的剩余空间和剩余开口尺寸过小，容易增加后续在导电通孔180中填充保护层的难度。为此，本实施例中，所述衬垫层的厚度为2nm至5nm。
73.本实施例中，形成所述衬垫层210的工艺包括原子层沉积工艺。原子层沉积具有较高的阶梯覆盖能力，从而易于使衬垫层210形成于所述导电通孔180的底部和侧壁，且有利于提高衬垫层210的厚度均一性和致密度。
74.参考图16和图17，图16是基于图14的剖视图，图17是基于图15的剖面图，在所述导电通孔180中填充保护层200。
75.通过在所述导电通孔180中填充保护层200，能够为后续形成互连槽的制程提供平
坦的表面，有利于降低形成互连槽的光刻和刻蚀工艺的难度、增大形成互连槽的工艺窗口，而且，所述保护层200还能够在形成互连槽的过程中对电源轨道线120和导电通孔180起到保护的作用，从而有利于对导电通孔180的开口尺寸和剖面形貌进行精确控制、降低电源轨道线120受损的几率。
76.本实施例中，所述保护层200还用于为后续形成导电插塞占据空间位置。
77.本实施例中，所述保护层200的顶面与所述层间介质层160以及栅极盖帽层145的顶面相齐平。本实施例中，所述保护层200形成在所述衬垫层210上。
78.本实施例中，所述保护层200的材料包括金属材料。在形成保护层200后，半导体结构暴露出的顶面包括层间介质层160的顶面、栅极盖帽层145的顶面以及侧墙170的顶面，所述层间介质层160和栅极盖帽层145以及侧墙170的材料均为非金属材料，具体的，层间介质层160和栅极盖帽层145以及侧墙170的材料均为介质材料，非金属材料和金属材料之间易于实现较高的刻蚀选择比，因此通过使保护层200的材料包括金属材料，从而在后续形成互连槽的过程中不易对保护层200造成误刻蚀。而且，本实施例中后续还会去除保护层200，因此在后续去除保护层200的过程中，不易对其他膜层结构(例如：层间介质层160、栅极盖帽层145以及侧墙170)造成误刻蚀，不仅有利于提高保护层200对导电通孔180和电源轨道线120的保护作用，还有利于降低后续去除保护层200的工艺难度，此外，金属材料具有一定的机械强度，易于经平坦化工艺形成平坦且光滑度高的表面，从而有利于提高保护层200与层间介质层160以及栅极盖帽层145的顶面高度一致性，以便于为形成互连槽提供平坦的表面。
79.具体地，所述保护层200的材料包括w、co、ru、ti、tin、ta、tan和ni中的一种或几种。作为一种示例，所述保护层200的材料为w。
80.在其他实施例中，在形成所述保护层的步骤中，所述保护层的材料为导电材料，所述保护层与所述电源轨道线相接触；从而形成导电插塞的步骤包括：使位于所述导电通孔中的所述保护层用于作为导电插塞。在该实施例中，为了减小导电插塞的电阻以减少rc延迟，所述保护层的材料为电阻率低的材料，包括w、co、ru和ni中的一种或几种。
81.本实施例中，形成所述保护层200的步骤包括：在所述导电通孔180中形成保护材料层(图未示)，所述保护材料层还覆盖于所述层间介质层160上；采用平坦化工艺，去除高于所述层间介质层160顶面的所述保护材料层，位于所述导电通孔180中的剩余保护材料层用于作为所述保护层200。
82.形成保护材料层的工艺包括物理气相沉积、化学气相沉积和电化学镀中的一种或几种工艺。本实施例中，采用化学气相沉积工艺形成保护材料层。
83.本实施例中，所述保护材料层形成在所述衬垫层210上，在去除高于所述层间介质层160顶面的保护材料层的步骤中，还去除高于所述层间介质层160顶面的衬垫层210，从而暴露出层间介质层160的顶面，以便于后续刻蚀层间介质层160形成暴露出源漏掺杂区150的互连槽，而且在同一步骤中去除高于层间介质层160顶面的保护材料层和衬垫层210，还有利于提高工艺整合度。
84.本实施例中，所述平坦化工艺包括化学机械平坦化工艺。化学机械平坦化工艺是一种全局平坦化工艺，有利于降低去除高于层间介质层160顶面的所述保护材料层的难度，并提高平坦化后的保护材料层与层间介质层160以及栅极盖帽层145的顶面高度一致性，以
便于为后续形成互连槽提供平坦度高的表面。
85.参考图18至图20，图18是俯视图，图19是图18沿aa方向的剖视图，图20是图18在bb位置处的剖面图，形成贯穿所述源漏掺杂区150顶部的层间介质层160的互连槽220，沿栅极结构140的延伸方向，所述互连槽220的侧壁暴露出所述保护层200。互连槽220用于为形成源漏互连层提供空间位置。
86.由前述可知，本实施例在所述导电通孔180中填充保护层200，从而为形成互连槽220的制程提供平坦的表面，有利于降低形成互连槽220的光刻和刻蚀工艺的难度、增大形成互连槽220的工艺窗口，相应提高互连槽220的剖面形貌一致性和开口尺寸一致性。而且，与先形成互连槽后形成导电通孔的方案相比，本实施例还有利于避免出现填充于互连槽中的填充层在不同图案密集度区域的顶面高度差异过大，而导致导电通孔的刻蚀速率和刻蚀时间差异较大的问题，相应有利于提高所述导电通孔180的开口尺寸以及剖面形貌的一致性。
87.沿所述栅极结构140的延伸方向，所述互连槽220的侧壁暴露出所述保护层200，从而后续去除保护层200、以及形成位于互连槽220中的源漏互连层和位于导电通孔180中的导电插塞后，源漏互连层能够与导电插塞的侧壁相接触，进而使源漏互连层与导电插塞之间实现电性连接。
88.本实施例中，所述互连槽220还贯穿位于所述保护层200侧壁的部分所述衬垫层210，从而暴露出所述保护层200的部分侧壁。
89.本实施例中，形成所述互连槽220的步骤包括：在所述层间介质层160上形成金属硬掩膜层230(如图20所示)，所述金属硬掩膜层230中形成有位于所述源漏掺杂区150上方的掩膜开口240(如图20所示)；以所述金属硬掩膜层230为掩膜，刻蚀所述掩膜开口240下方的层间介质层160。
90.所述金属硬掩膜层230用于作为刻蚀层间介质层160的掩膜。本实施例中，所述金属硬掩膜层230的材料为tin。
91.本实施例中，形成金属硬掩膜层230的步骤包括：在层间介质层160、栅极盖帽层145以及保护层200上形成硬掩膜材料层(图未示)；在所述硬掩膜材料层上形成有机掩膜层；以所述有机掩膜层为掩膜，图形化硬掩膜材料层。
92.本实施例中，硬掩膜材料层形成在平坦的表面，因此，图形化硬掩膜材料层以形成金属硬掩膜层230的工艺窗口大，有利于提高图形转移的精度，相应提高掩膜开口240的开口尺寸和剖面形貌的一致性。
93.本实施例中，以所述金属硬掩膜层230为掩膜，采用各向异性的干法刻蚀工艺，刻蚀所述掩膜开口240下方的层间介质层160。
94.所述半导体结构的形成方法还包括：去除所述金属硬掩膜层230。
95.结合参考图21和图22，图21是基于图19的剖视图，图22是基于图20的剖面图，本实施例中，所述半导体结构的形成方法还包括：去除保护层200，暴露出导电通孔180，为后续形成与电源轨道线120相接触的导电插塞做准备。
96.本实施例中，保护层200暴露在形成互连槽220的刻蚀环境中，保护层200的表面光滑度和界面质量相对较低，为了提高导电插塞的形成质量以及提高导电插塞与源漏互连层之间的接触性能，从而去除保护层200。
97.本实施例中，去除所述保护层200的步骤中，暴露出所述导电通孔180，所述导电通孔180与所述互连槽220相连通。
98.本实施例中，所述半导体结构的形成方法还包括：在去除所述保护层200的步骤中，去除所述金属硬掩膜层230。
99.通过在同一步骤中去除金属硬掩膜层230和保护层200，从而将去除保护层200的工艺与现有工艺相兼容，有利于提高工艺整合度并简化工艺流程。
100.本实施例中，去除所述保护层200和金属硬掩膜层230的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀溶液包括浓硫酸和双氧水的混合溶液(spm)。
101.spm溶液对金属以及含金属的化合物材料具有极高的腐蚀性，从而能够将保护层200和金属硬掩膜层230去除，且能够对其他膜层(例如：层间介质层160、衬垫层210以及源漏掺杂区150)具有较高的刻蚀选择比。
102.需要说明的是，本实施例中，所述浓硫酸的溶液温度为50℃至200℃，从而在保证对保护层200和金属硬掩膜层230具有较高的刻蚀速率的同时，防止过高的温度对器件造成损伤。
103.本实施例中，去除保护层200后，暴露出导电通孔180底部和侧壁的衬垫层210。因此，结合参考图23和图24，图23是基于图21的剖视图，图24是基于图22的剖面图，去除所述保护层200后，半导体结构的形成方法还包括：去除位于所述导电通孔180底部的衬垫层210，暴露出所述电源轨道线120的顶面，以便于后续导电插塞能够与电源轨道线120相接触。
104.本实施例中，去除位于所述导电通孔180底部的所述衬垫层210的工艺包括各向异性的刻蚀工艺。通过选用各向异性的刻蚀工艺，能够将位于导电通孔180底部的衬垫层210刻蚀去除，相应地，位于导电通孔180侧壁的衬垫层210被保留，且由于衬垫层210的材料为介质材料，对半导体结构的性能影响小。
105.具体地，所述各向异性的刻蚀工艺包括无掩膜干法刻蚀(blanket dry etch)工艺。无掩膜干法刻蚀工艺不需使用掩膜，有利于节约成本、降低工艺复杂度。
106.在其他实施例中，去除位于所述导电通孔底部的所述衬垫层的工艺包括湿法刻蚀工艺。湿法刻蚀工艺具有各向同性刻蚀的特性，能够将位于导电通孔的底部和侧壁的衬垫层去除，且衬垫层的厚度小，去除衬垫层的难度小、去除衬垫层所需的时间短。
107.具体地，在半导体领域中，在后续形成导电插塞和源漏互连层之前，通常还对导电通孔和互连槽的底部和侧壁进行预清洗(pre-clean)，以去除导电通孔和互连槽表面的杂质，为形成导电插塞和源漏互连层提供良好的表面态。其中，可以在所述进行预清洗的过程中，去除所述衬垫层，相应有利于提高工艺整合度和工艺兼容性。
108.继续参考图23和图24，形成位于所述导电通孔180中且与所述电源轨道线120相接触的导电插塞250、以及位于互连槽220中且与所述源漏掺杂区150相接触的源漏互连层260，所述源漏互连层160与导电插塞250的侧壁相接触。
109.由前述可知，形成导电通孔180和互连槽220的工艺窗口大，导电通孔180的剖面形貌和开口尺寸一致性高，相应地，有利于提高导电插塞250的剖面形貌和尺寸一致性，互连槽220的剖面形貌和开口尺寸一致性高，也有利于提高源漏互连层260的剖面形貌和尺寸一致性。综上，本实施例有利于提高半导体结构的性能。
110.导电插塞250与所述电源轨道线120相接触，从而使电源轨道线120与外部电路或其他互连结构之间实现电连接。源漏互连层260与所述源漏掺杂区150相接触，从而使源漏掺杂区150与外部电路或其他互连结构之间实现电连接。
111.本实施例中，所述源漏互连层160与所述导电插塞250的侧壁相接触，从而使源漏掺杂区150与电源轨道线120之间实现电性连接，进而在器件工作时，能够通过电源轨道线120对源漏掺杂区150进行供电。
112.本实施例中，所述源漏互连层160和所述电源轨道线120的材料相同，包括co、w、ni和ru中的一种或多种。
113.本实施例中，形成所述导电插塞250和源漏互连层260的步骤包括：在同一步骤中对所述导电通孔180和互连槽220填充导电材料，形成位于所述导电通孔180的导电插塞250、以及位于所述互连槽220中的源漏互连层260。
114.通过在同一步骤中形成导电插塞250和源漏互连层260，从而提高工艺整合度、有利于简化工艺，而且还使得导电插塞250和源漏互连层260为一体型结构，相应提高导电插塞250和源漏互连层260之间的接触性能。
115.在其他实施例中，根据实际的工艺需求，还能够在不同步骤中，形成导电插塞和源漏互连层。
116.在另一些实施例中，根据实际工艺，当保护层与电源轨道线相接触且保护层选用电阻率低的材料时，还能够不去除保护层。相应地，形成所述导电插塞的步骤包括：使位于所述导电通孔中的所述保护层用于作为所述导电插塞。
117.相应的，本发明还提供一种半导体结构。参考图18至图20，图18是俯视图，图19是图18沿aa方向的剖视图，图20是图18在bb位置处的剖面图，示出了本发明半导体结构一实施例的结构示意图。
118.所述半导体结构包括：衬底100，包括器件区i和电源轨道区ii；沟道结构110，分立于所述器件区i的衬底100上；电源轨道线120，位于所述电源轨道区ii的衬底100中，所述电源轨道线120的延伸方向与沟道结构110的延伸方向相平行；栅极结构140，位于所述衬底100上且横跨所述沟道结构110；源漏掺杂区150，位于所述栅极结构140两侧的沟道结构110中；层间介质层160，位于所述栅极结构140侧部的衬底100上且覆盖所述源漏掺杂区150；导电通孔180，贯穿位于部分所述电源轨道线120上的层间介质层160；保护层200，填充于所述导电通孔180中；互连槽220，贯穿所述源漏掺杂区150顶部的层间介质层160，沿所述栅极结构140的延伸方向，所述互连槽220的侧壁暴露出所述保护层200。
119.保护层200填充于所述导电通孔180中，能够为互连槽220的形成制程提供平坦的表面，从而在互连槽220的形成过程中，有利于降低形成互连槽220的光刻和刻蚀工艺的难度、增大形成互连槽220的工艺窗口，而且本实施例导电通孔180在互连槽220之前形成，还有利于避免出现填充于互连槽中的填充层在不同图案密集度区域的顶面高度差异过大，而导致导电通孔的刻蚀速率和刻蚀时间差异较大的问题，相应有利于提高所述导电通孔180的开口尺寸以及剖面形貌的一致性，而且，所述保护层200还能够在形成互连槽220的过程中对电源轨道线120和导电通孔180起到保护的作用，从而有利于对导电通孔180的开口尺寸和剖面形貌进行精确控制、降低电源轨道线120受损的几率；综上，本实施例有利于增大形成所述导电通孔180和互连槽220的工艺窗口，相应提高所述导电通孔180的关键尺寸和
剖面形貌一致性，进而提高了导电插塞的形成质量，优化了半导体结构的性能。
120.衬底100用于为制程提供工艺平台。本实施例中，衬底100为硅衬底。
121.器件区i的衬底100用于形成晶体管，例如：pmos晶体管和nmos晶体管中的一种或两种。
122.在器件工作时，沟道结构110用于提供晶体管的导电沟道。
123.本实施例中，所述沟道结构110的数量为多个，多个所述沟道结构110之间平行间隔排列。作为一种示例，所述沟道结构110为鳍部。相应地，在器件区i的衬底100上形成鳍式场效应晶体管(finfet)。
124.本实施例中，鳍部的材料与衬底100的材料相同，鳍部的材料为硅。
125.另一些实施例中，所述沟道结构与所述衬底间隔设置，所述沟道结构包括一个或多个间隔设置的沟道层，所述栅极结构覆盖所述沟道结构的部分顶部且包围所述沟道层。相应地，在器件区的衬底上可以形成全包围栅极(gaa)晶体管或叉型栅极晶体管(forksheet)。
126.电源轨道区ii用于形成电源轨道线120。电源轨道线120用于为芯片的不同组件提供电源。本实施例中，所述电源轨道线120位于电源轨道区ii的衬底100中，电源轨道线120为埋入式电源轨(buried power rails，bpr)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段(back end of line，beol)电阻的技术，还有利于提供较低的电阻局部电流分布。
127.所述电源轨道线120为长条形结构，所述电源轨道线120的延伸方向(如图18中x方向所示)与所述沟道结构110的延伸方向相平行，且所述电源轨道线120与所述沟道结构110之间具有间隔。
128.电源轨道线120的材料为导电材料。本实施例中，所述电源轨道线120的材料为金属材料，包括co、w、ni和ru中的一种或多种。所述电源轨道线120的材料的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
129.本实施例中，所述半导体结构还包括：绝缘层125，位于电源轨道线120的侧壁与所述衬底100之间，所述绝缘层125用于实现所述电源轨道线120与所述器件区i衬底100之间的绝缘。因此，所述绝缘层125的材料为绝缘材料。
130.本实施例中，所述半导体结构还包括：隔离层130，位于所述沟道结构110露出的衬底100上且覆盖所述电源轨道线120，所述隔离层130的顶面低于所述沟道结构110的顶面。
131.隔离层130用于隔离相邻沟道结构110，隔离层130还用于隔离衬底100与栅极结构140。本实施例中，所述沟道结构110为鳍部，鳍部露出于所述隔离层130的部分用于作为有效鳍部，有效鳍部用于提供器件工作时的导电沟道。
132.本实施例中，所述隔离层130为浅沟槽隔离结构(sti)，所述隔离层130的材料为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。
133.栅极结构140作为器件栅极，在器件工作时，用于控制导电沟道的开启或关断。本实施例中，栅极结构140为金属栅极结构。
134.本实施例中，栅极结构140位于隔离层130上。栅极结构140的延伸方向(如图18中y方向所示)垂直于沟道结构110和电源轨道线120的延伸方向。
135.本实施例中，所述半导体结构还包括：栅极盖帽层145，位于所述栅极结构140的顶部上。在互连槽220的形成步骤中，所述栅极盖帽层145用于对所述栅极结构140的顶部起到保护的作用，从而降低栅极结构140受损以及栅极结构140与源漏互连层之间发生短接问题的概率。
136.栅极盖帽层145选用与层间介质层160具有刻蚀选择性的材料，从而保证栅极盖帽层145能够对栅极结构110起到保护作用。栅极盖帽层145的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
137.本实施例中，半导体结构还包括：侧墙170，位于所述栅极结构140和栅极盖帽层145的侧壁上。所述侧墙170用于定义源漏掺杂区150的形成位置，所述侧墙170还用于保护栅极结构140的侧壁，此外，后续在互连槽220中形成源漏互连层后，所述侧墙170位于源漏互连层与所述栅极结构140之间，还用于对源漏互连层和栅极结构140之间起到隔离的作用。
138.本实施例中，所述侧墙170的材料为低k介质材料或超低k介质材料，从而有利于减小源漏互连层和栅极结构140之间的有效电容。本实施例中，为方便示意和说明，仅在图19中示意出所述侧墙170。
139.源漏掺杂区150用于在器件工作时提供载流子源。当形成nmos器件时，源漏掺杂区150中掺杂有n型离子；当形成pmos器件时，源漏掺杂区150中掺杂有p型离子。本实施例中，所述源漏掺杂区150位于所述栅极结构140和侧墙170两侧的沟道结构110中。
140.本实施例中，沿栅极结构140的延伸方向，位于多个所述沟道结构110中的所述源漏掺杂区150相接触。
141.层间介质层160用于隔离相邻器件。层间介质层160的材料为绝缘材料。本实施例中，层间介质层160的材料为氧化硅。本实施例中，层间介质层160覆盖侧墙170的侧壁，层间介质层160位于栅极结构140侧部的隔离层130上。
142.本实施例中，所述半导体结构还包括：接触刻蚀停止层(图未示)，位于所述源漏掺杂区150与所述层间介质层160之间、以及所述隔离层130与所述层间介质层160之间。在互连槽220的形成步骤中，所述接触刻蚀停止层用于暂时定义刻蚀的停止位置，从而提高刻蚀的一致性以及减少源漏掺杂区150受损的几率。本实施例中，所述接触刻蚀停止层的材料为氮化硅。
143.导电通孔180用于为后续形成导电插塞提供空间位置。本实施例中，导电通孔180贯穿位于部分电源轨道线120顶部的层间介质层160和隔离层130。
144.本实施例中，沿所述栅极结构140的延伸方向上，所述导电通孔180位于所述源漏掺杂区150的端部的层间介质层160和隔离层130中，以便于在沿所述栅极结构140的延伸方向上，所述互连槽220能够与导电通孔180相连通。
145.保护层200填充于导电通孔180，用于为互连槽220的形成制程提供平坦的表面，从而有利于降低形成互连槽220的光刻和刻蚀工艺的难度、增大形成互连槽220的工艺窗口，而且，在互连槽220的形成过程中，所述保护层200还能够对电源轨道线120和导电通孔180起到保护的作用，有利于对导电通孔180的开口尺寸和剖面形貌进行精确控制、降低电源轨道线120受损的几率。保护层200还为形成导电插塞占据空间位置。
146.因此，本实施例中，所述保护层200的顶面与所述层间介质层160以及栅极盖帽层
145的顶面相齐平。
147.本实施例中，所述保护层200的材料包括金属材料。半导体结构暴露出的顶面包括层间介质层160的顶面、栅极盖帽层145的顶面以及侧墙170的顶面，所述层间介质层160和栅极盖帽层145以及侧墙170的材料均为非金属材料，具体的，层间介质层160和栅极盖帽层145以及侧墙170的材料均为介质材料，非金属材料和金属材料之间易于实现较高的刻蚀选择比，因此通过使保护层200的材料包括金属材料，从而在互连槽220的形成过程中不易对保护层200造成误刻蚀，此外，金属材料具有一定的机械强度，易于经平坦化工艺形成平坦且光滑度高的表面，从而有利于提高保护层200与层间介质层160以及栅极盖帽层145的顶面高度一致性，以便于为形成互连槽220提供平坦的表面。
148.而且，本实施例中后续还会去除保护层200，因此在后续去除保护层200的过程中，不易对其他膜层结构(例如：层间介质层160、栅极盖帽层145以及侧墙170)造成误刻蚀，不仅有利于提高保护层200对导电通孔180和电源轨道线120的保护作用，还有利于降低后续去除保护层200的工艺难度。
149.具体地，所述保护层200的材料包括w、co、ru、ti、tin、ta、tan和ni中的一种或几种。作为一种示例，所述保护层200的材料为w。
150.在其他实施例中，所述保护层的材料为导电材料，所述保护层与所述电源轨道线相接触；从而能够使位于所述导电通孔中的所述保护层用于作为导电插塞。在该实施例中，为了减小导电插塞的电阻以减少rc延迟，所述保护层的材料为电阻率低的材料，包括w、co、ru和ni中的一种或几种。
151.本实施例中，所述半导体结构还包括：衬垫层210，位于所述保护层200的侧壁与所述导电通孔180的侧壁之间、以及所述保护层200的底部与所述电源轨道线120之间。具体地，衬垫层210位于所述保护层200的侧壁与所述层间介质层160侧壁之间、保护层200的侧壁与所述隔离层130侧壁之间以及所述保护层200的底部与所述电源轨道线120之间。
152.本实施例中，在后续去除保护层200的步骤中，衬垫层210能够定义刻蚀的停止位置，有利于提高刻蚀一致性、防止对电源轨道线120造成损伤，使导电通孔180的开口尺寸和剖面形貌能够得到精确控制，还有利于降低去除保护层200的难度。
153.本实施例中，所述衬垫层210的材料为介质材料，衬垫层210的材料与所述电源轨道线120的材料不同，后续去除位于导电通孔180底部的衬垫层210的过程中，能够对所述电源轨道线120实现较高的刻蚀选择比，有利于保证衬垫层210对电源轨道线120的保护作用，相应有利于防止对电源轨道线120造成损伤、减小去除位于导电通孔180底部的衬垫层210的工艺难度。此外，本实施例中，衬垫层210的材料与所述保护层200的材料不同，具体地，保护层200的材料为金属材料，所述衬垫层210的材料为介质材料，从而保证后续去除保护层200的过程中，衬垫层210与保护层200具有较高的刻蚀选择比，相应保证衬垫层210能够起到定义刻蚀停止位置的作用。
154.所述衬垫层210的材料包括氮化硅、氧化硅和氮氧化硅中的一种或几种。作为一种示例，所述衬垫层210的材料为氮化硅。
155.所述衬垫层210的厚度不宜过小，否则容易降低衬垫层210用于定义刻蚀停止位置的效果以及对所述电源轨道线120的保护效果；所述衬垫层210的厚度也不宜过大，否则容易导致导电通孔180的剩余空间和剩余开口尺寸过小，容易增加在导电通孔180中填充保护
层200的难度。为此，本实施例中，所述衬垫层的厚度为2nm至5nm。
156.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
157.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。