三维存储器件及其制作方法与流程

1.本发明是关于半导体器件，特别是关于一种三维存储器件及其制作方法。


背景技术：

2.现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程式码以及运算过程中须暂时保存的信息。存储器可分为易失性存储器(volatile memory)与非易失性存储器(non-volatile memory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory，dram)和静态随机存储器(static random access memory，sram)，其数据会在断电后消失，而必须在下次供电时重新输入。非挥发性存储器包括只读式存储器(read only memory，rom)和闪存(flash memory)，其存储的数据即使切断电源仍然存在，因此在重新供电后可以直接读取早先存储的有效数据。
3.nand闪存(nand flash)具有体积小、功率低、写入速度快及制造成本较低等优点，是目前应用最广泛的非易失性存储器。随着半导体制造工艺的进步，nand闪存已从平面结构转向三维(three-dimensional，3d)立体堆叠发展，以在单位晶圆面积中获得更高的单元密度，满足更高存储容量的须求。
4.三维nand存储器件通常包括形成在存储堆叠结构的一侧或多侧上的阶梯结构(staircase structure)以扇出(fan-out)各层字线(wordline)来与互连结构(例如字线接触插塞)电连接。随着存储堆叠结构的层级数量逐渐增加，本领域仍须提供一种可扇出各层字线且具有简化制程的阶梯结构。


技术实现要素：

5.本发明目的在于提供一种三维存储器件及其制作方法，其包括至少三个阶梯结构分别设置在存储堆叠结构的不同侧。存储堆叠结构的字线是交替地从所述至少三个阶梯结构依序扇出。本发明可简化用于制作所述至少三个阶梯结构的修整-蚀刻循环次数以及所使用的光阻层厚度。
6.本发明一实施例提供的一种三维存储器件，包括一衬底以及一存储堆叠结构设置在所述衬底上。所述存储堆叠结构包括多组导电-电介质层对。一第一阶梯结构，位于所述存储堆叠结构的第一侧。一第二阶梯结构，位于所述存储堆叠结构的第二侧。一第三阶梯结构，位于所述存储堆叠结构的第三侧。自所述衬底的表面，所述第一阶梯结构、所述第二阶梯结构以及所述第三阶梯结构的台阶分别位于不同高度处。一通道结构，沿着垂直方向贯穿所述存储堆叠结构及电介质层、蚀刻停止层。
7.本发明另一实施例提供的一种三维存储器件的制作方法，包括以下步骤。首先，在一衬底上形成一存储堆叠结构。所述存储堆叠结构包括多组导电-电介质层对。所述存储堆叠结构的四侧分别包括第一区、第二区、第三区以及第四区。接着，对对所述第一区进行第一蚀刻工艺，移除一组所述导电-电介质层对。对对所述第二区进行第二蚀刻工艺，移除两
组所述导电-电介质层对。所述第一蚀刻工艺和所述第二蚀刻工艺之后，接着对所述存储堆叠结构进行修整-蚀刻工艺，以分别于所述第一区、所述第二区、所述第三区以及所述第四区同时形成第一阶梯结构、第二阶梯结构、第三阶梯结构以及第四阶梯结构，其中自所述衬底的表面，所述第一阶梯结构、所述第二阶梯结构以及所述第三阶梯结构的台阶分别位于不同高度处。
附图说明
8.所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
9.图1至图13所绘示为根据本发明一实施例之三维存储器件的制作方法步骤示意图，其中图1、3、5、7、9为三维存储器件于制作过程中的俯视示意图，图2、4、6、8、10的左侧分别是三维存储器件沿着平面xz(方向x和方向z定义之平面)的剖面示意图，右侧分别是三维存储器件沿着平面yz(方向y和方向z定义之平面)的剖面示意图。图11是接续图10步骤后的剖面示意图。图12和图13分别是三维存储器件于阶梯结构制作完成时的剖面示意图和俯视示意图。
10.图14至图17所绘示为根据本发明另一实施例之三维存储器件的制作方法步骤示意图。
11.图18和图19所绘示为根据本发明又另一实施例之三维存储器件的制作方法步骤示意图。
12.其中，附图标记说明如下：
13.120
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储堆叠结构
14.20
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器阵列区
15.102
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
16.104
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬垫层
17.105
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层
18.106
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电介质层
19.108
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
蚀刻停止层
20.110
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电介质层
21.122
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
导电-电介质层对
22.131
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一遮罩层
23.132
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二遮罩层
24.133
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三遮罩层
25.140
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第四遮罩层
26.200
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
通道结构
27.10a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一区
28.10b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二区
29.10c
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三区
30.10d
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第四区
31.10e
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第五区
32.10f
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第六区
33.122a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
导电层
34.122b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电介质层
35.12a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一阶梯结构
36.12b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二阶梯结构
37.12c
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三阶梯结构
38.12d
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第四阶梯结构
39.12e
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第五阶梯结构
40.12f
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第六阶梯结构
41.e1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一蚀刻工艺
42.e2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二蚀刻工艺
43.e3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三蚀刻工艺
44.et
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
修整-蚀刻工艺
45.s1-1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
46.s1-2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
47.s1-3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
48.s1-4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
49.s2-1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
50.s2-2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
51.s2-3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
52.s2-4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
53.sa
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶面
54.sb
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶面
55.sc
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶面
56.sd
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶面
57.se
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶面
58.sf
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶面
59.sn-1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
60.sn-2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
61.sn-3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
62.sn-4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
台阶
63.w
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
64.x
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
65.y
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
66.z
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
具体实施方式
67.图1至图13所绘示为根据本发明一实施例之三维存储器件的制作方法步骤示意图，其中图1、3、5、7、9为三维存储器件于制作过程中的俯视示意图，图2、4、6、8、10的左侧分别是图1、3、5、7、9之三维存储器件沿着平面xz(方向x和方向z定义之平面)的剖面示意图，右侧分别是图1、3、5、7、9之三维存储器件沿着平面yz(方向y和方向z定义之平面)的剖面示意图。方向x和方向y互相垂直，且均平行于与衬底102的表面。方向z垂直于与衬底102的表面。
68.请参考图1和图2，首先提供一衬底102，接着在衬底102上形成存储堆叠结构(memory stack structure)120，然后于存储堆叠结构120中形成通道结构200。根据本发明一实施例，衬底102和存储堆叠结构120之间还可包括衬垫层104、半导体层105、电介质层106、蚀刻停止层108和电介质层110。
69.衬底102例如是硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘上覆硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底。
70.存储堆叠结构120包括沿着垂直方向(垂直于衬底102表面的方向，即方向z)交替层叠的多个导电层122a和电介质层122b，其中一层导电层122a以及其上方的一层电介质层122b共同构成一组导电-电介质层对122。导电层122a可包括导电材料，例如铝(al)、钛(ti)、钽(ta)、钨(w)、铌(nb)、钼(mo)、铜(cu)、氮化钛(tin)、碳化钛(tic)、氮化钽(tan)、钛钨(ti/w)、钛与氮化钛(ti/tin)、多晶硅(poly silicon)、掺杂硅(doped silicon)、硅化物(silicide)等金属或非金属导电材料或其任何组合，但不限于此。根据本发明一实施例，导电层122a包括钨(w)。电介质层122b可包括电介质材料，例如氧化硅(siox)、氮化硅(sin)、氧氮化硅(sion)等电介质材料或其任何组合，但不限于此。根据本发明一实施例，电介质层122b包括氧化硅。
71.如图1所示，存储堆叠结构120可包括一存储器阵列区20以及包围在存储器阵列区20四侧的第一区10a、第二区10b、第三区10c和第四区10d，其中第一区10a和第二区10b相对设置，第三区10c和第四区10d相对设置。存储器阵列区20为设置通道结构200的区域。第一区10a、第二区10b、第三区10c和第四区10d的其中至少一者为设置阶梯结构(staircase structure)的区域。
72.衬垫层104、电介质层106、蚀刻停止层108和电介质层110分别可包括电介质材料，例如氧化硅(siox)、氮化硅(sin)、氧氮化硅(sion)等电介质材料或其任何组合，但不限于此。根据本发明一实施例，衬垫层104、电介质层106和电介质层110包括氧化硅，蚀刻停止层108包括氮化硅。半导体层105可包括多晶硅。
73.通道结构200可具有柱体形状(例如圆柱形状)，沿着垂直方向(方向z)贯穿存储堆叠结构120及电介质层110、蚀刻停止层108和电介质层106并且与半导体层105直接接触。通道结构200可包括沿着通道孔(图未示)侧壁设置的通道层(图未示)、介于通道孔侧壁和通道层之间的储存层(图未示)，以及填满通道孔剩余空间的绝缘层(图未示)。通道结构200与各个导电层122a的交会处为存储单元(memory cell)的位置。导电层122a作为字线(word line)，用来控制各个存储单元的数据的写入和读取。
74.请参考图3和图4，接着形成第一遮罩层(例如光阻层)131全面性地覆盖存储堆叠
结构120，然后移除部分第一遮罩层131以显露出存储堆叠结构120的第一区10a，再以第一遮罩层131为蚀刻遮罩进行第一蚀刻工艺e1(例如干蚀刻及/或湿蚀刻工艺)，移除第一区10a的一组导电-电介质层对122，获得第一区10a的顶面sa。第一蚀刻工艺e1后，将第一遮罩层131自存储堆叠结构120上完全移除。
75.请参考图5和图6，接着形成第二遮罩层(例如光阻层)132全面性地覆盖存储堆叠结构120，然后移除部分第二遮罩层132以显露出存储堆叠结构120的第二区10b，再以第二遮罩层132为蚀刻遮罩进行第二蚀刻工艺e2(例如干蚀刻及/或湿蚀刻工艺)，移除第二区10b的两组导电-电介质层对122，获得第二区10b的顶面sb。第二蚀刻工艺e2后，将第二遮罩层132自存储堆叠结构120上完全移除。
76.请参考图7和图8，接着形成第三遮罩层(例如光阻层)133全面性地覆盖存储堆叠结构120，然后移除部分第三遮罩层133以显露出存储堆叠结构120的第三区10c，再以第三遮罩层133为蚀刻遮罩进行第三蚀刻工艺e3(例如干蚀刻及/或湿蚀刻工艺)，移除第三区10c的三组导电-电介质层对122，获得第三区10c的顶面sc。第三蚀刻工艺e3后，将第三遮罩层133自存储堆叠结构120上完全移除。制程至此，存储堆叠结构120的第一区10a、第二区10b和第三区10c分别具有位于不同高度处的顶面sa、顶面sb和顶面sc。存储堆叠结构120的第四区10d未被蚀刻，因此为存储堆叠结构120原本的顶面高度(顶面sd高于顶面sa、顶面sb和顶面sc)。
77.请参考图9和图10，接着开始进行修整-蚀刻(trim-etching)工艺et，包括先形成第四遮罩层(例如光阻层)140全面性地覆盖存储堆叠结构120，然后对第四遮罩层140进行修整(trim)步骤，以显露出存储堆叠结构120的第一区10a的部分顶面sa、第二区10b的部分顶面sb、第三区10c的部分顶面sc和第四区10d的部分顶面sd(均具有宽度w)，再以第四遮罩层140为蚀刻遮罩对存储堆叠结构120进行蚀刻(etching)步骤，移除显露出来的部分四组导电-电介质层对122，从而同时获得位于第一区10a的台阶s1-1、位于第二区10b的台阶s1-2、位于第三区10c的台阶s1-3以及位于第四区10d的台阶s1-4。值得注意的是，本发明在修整-蚀刻工艺et之前先进行第一蚀刻工艺e1、第二蚀刻工艺e2和第三蚀刻工艺e3来移除第一区10a、第二区10b和第三区10c的部分导电-电介质层对122以在第一区10a、第二区10b、第三区10c和第四区10d之间预先形成阶梯差，因此修整-蚀刻工艺et的任一次的蚀刻步骤就可以获得位于存储堆叠结构120的不同高度处的台阶s1-1、台阶s1-2、台阶s1-3和台阶s1-4。本文中，台阶的“高度”例如是从衬底102的表面沿着方向z的高度。本实施例中，台阶s1-4、台阶s1-1、台阶s1-2和台阶s1-3依次相差一组导电层-电介质层122的高度(依次具有递减的高度)。
78.请参考图11。接着，再对第四遮罩层140进行修整步骤，以再次显露出存储堆叠结构120的第一区10a的部分顶面sa、第二区10b的部分顶面sb、第三区10c的部分顶面sc和第四区10d的部分顶面sd(具有宽度w)，然后以第四遮罩层140为蚀刻遮罩对存储堆叠结构120进行蚀刻步骤，移除显露出来的部分四组导电-电介质层对122，从而同时获得位于第一区10a的台阶s1-1和台阶s2-1、位于第二区10b的台阶s1-2和台阶s2-2、位于第三区10c的台阶s1-3和台阶s2-3，以及位于第四区10d的台阶s1-4和台阶s2-4。其中，位于同一区的台阶会相差四组导电层-电介质层122的高度，例如台阶s1-1和台阶s2-1会相差四组导电层-电介质层122的高度；台阶s1-2和台阶s2-2会相差四组导电层-电介质层122的高度；台阶s1-3和
台阶s2-3会相差四组导电层-电介质层122的高度；台阶s1-4和台阶s2-4会相差四组导电层-电介质层122的高度。值得注意的是，台阶s2-4、台阶s2-1、台阶s2-2、台阶s2-3、台阶s1-4、台阶s1-1、台阶s1-2、台阶s1-3依次相差一组导电层-电介质层122的高度(依次具有递减的高度)。
79.请参考图12和图13。接着，循环进行对第四遮罩层140的修整步骤以及对存储堆叠结构120的蚀刻步骤，以分别于第一区10a、第二区10b、第三区10c和第四区10d同时获得第一阶梯结构12a、第二阶梯结构12b、第三阶梯结构12c和第四阶梯结构12d。根据本发明一实施例，第一阶梯结构12a自最低(最接近衬底102)台阶s1-1至最高(最远离衬底102)台阶sa之间依序可包括s2-1至sn-1等台阶(n为大于2的整数)。第二阶梯结构12b自最低(最接近衬底102)台阶s1-2至最高(最远离衬底102)台阶sb之间依序可包括s2-2至sn-2等台阶。第三阶梯结构12c自最低(最接近衬底102)台阶s1-3至最高(最远离衬底102)台阶sc之间依序可包括s2-3至sn-3等台阶。第四阶梯结构12d自最低(最接近衬底102)台阶s1-4至最高(最远离衬底102)台阶sd之间依序可包括s2-4至sn-4等台阶。如前所述，本发明在修整-蚀刻工艺et之前，预先利用第一蚀刻工艺e1、第二蚀刻工艺e2和第三蚀刻工艺e3来移除第一区10a、第二区10b和第三区10c的部分导电-电介质层对122，使得通过相同的修整-蚀刻工艺et所获得的第一阶梯结构12a、第二阶梯结构12b、第三阶梯结构12c和第四阶梯结构12d的台阶会位于存储堆叠结构120的不同高度处，例如台阶sn-4、台阶sn-1、台阶sn-2和台阶sn-3依次相差一组导电层-电介质层122的高度(依次具有递减的高度)，以用于扇出存储堆叠结构120的不同导电层122a。由于本发明的一次修整-蚀刻循环就可获得四个不同高度处的台阶，因此可以通过较少的修整-蚀刻循环的次数就达到扇出各导电层122a的目的，不仅可缩短制造时间，也可减少修整-蚀刻工艺et所使用的第四遮罩层140的初始厚度。
80.下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同之元件系以相同之标号进行标示，以利于各实施例间互相对照。
81.请参考图14至图17，所绘示为根据本发明另一实施例之三维存储器件的制作方法步骤示意图。本实施例与图1至图13之实施例的差异在于，如图14所示，本实施例仅对第一区10a进行第一蚀刻工艺e1(参考图4)和对第二区10b进行第二蚀刻工艺e2(参考图6)，而未对第三区10c进行蚀刻，因此第三区10c的顶面sc和第四区10d的顶面sd均为存储堆叠结构120原本的顶面高度，且高于第一区10a的顶面sa和第二区10b的顶面sb。
82.如图15所示，接着，开始进行修整-蚀刻(trim-etching)工艺et，包括先形成第四遮罩层(例如光阻层)140全面性地覆盖存储堆叠结构120，然后对第四遮罩层140进行修整(trim)步骤，以显露出存储堆叠结构120的第一区10a的部分顶面sa、第二区10b的部分顶面sb、第三区10c的部分顶面sc和第四区10d的部分顶面sd，再以第四遮罩层140为蚀刻遮罩对存储堆叠结构120进行蚀刻(etching)步骤，移除显露出来的部分三组导电-电介质层对122，从而同时获得位于第一区10a的台阶s1-1、位于第二区10b的台阶s1-2、位于第三区10c的台阶s1-3以及位于第四区10d的台阶s1-4。本实施例中，阶s1-3和台阶s1-4位于相同高度处，并且高于台阶s1-1和台阶s1-2。台阶s1-3(或台阶s1-4)、台阶s1-1、台阶s1-2依次相差一组导电层-电介质层122的高度(依次具有递减的高度)。
83.如图16所示，接着，再对第四遮罩层140进行修整步骤，以再次显露出存储堆叠结
构120的第一区10a的部分顶面sa、第二区10b的部分顶面sb、第三区10c的部分顶面sc和第四区10d的部分顶面sd，然后以第四遮罩层140为蚀刻遮罩对存储堆叠结构120进行蚀刻步骤，移除显露出来的部分三组导电-电介质层对122，从而同时获得位于第一区10a的台阶s1-1和台阶s2-1、位于第二区10b的台阶s1-2和台阶s2-2、位于第三区10c的台阶s1-3和台阶s2-3，以及位于第四区10d的台阶s1-4和台阶s2-4。其中，位于同一区的台阶会相差三组导电层-电介质层122的高度，例如台阶s1-1和台阶s2-1会相差三组导电层-电介质层122的高度；台阶s1-2和台阶s2-2会相差三组导电层-电介质层122的高度；台阶s1-3和台阶s2-3会相差三组导电层-电介质层122的高度；台阶s1-4和台阶s2-4会相差三组导电层-电介质层122的高度。台阶s2-3(或台阶s2-4)、台阶s1-2、台阶s2-2、台阶s1-3(或台阶s-4)、台阶s1-1、台阶s1-2依次相差一组导电层-电介质层122的高度(依次具有递减的高度)。
84.如图17所示，接着循环进行对第四遮罩层140的修整步骤以及对存储堆叠结构120的蚀刻步骤，以分别于第一区10a、第二区10b、第三区10c和第四区10d同时获得第一阶梯结构12a、第二阶梯结构12b、第三阶梯结构12c和第四阶梯结构12d。根据本发明一实施例，第一阶梯结构12a自最低(最接近衬底102)台阶s1-1至最高(最远离衬底102)顶面sa之间依序可包括s2-1至sn-1等台阶(n为大于2的整数)。第二阶梯结构12b自最低(最接近衬底102)台阶s1-2至最高(最远离衬底102)顶面sb之间依序可包括s2-2至sn-2等台阶。第三阶梯结构12c自最低(最接近衬底102)台阶s1-3至最高(最远离衬底102)顶面sc之间依序可包括s2-3至sn-3等台阶。第四阶梯结构12d自最低(最接近衬底102)台阶s1-4至最高(最远离衬底102)顶面sd之间依序可包括s2-4至sn-4等台阶。第一阶梯结构12a的台阶、第二阶梯结构12b的台阶和第三阶梯结构12c的台阶会位于存储堆叠结构120的不同高度处，例如台阶sn-3、台阶sn-1、台阶sn-2依次相差一组导电层-电介质层122的高度(依次具有递减的高度)，以用于扇出存储堆叠结构120的不同导电层122a。本实施例中，第四阶梯结构12d的台阶和第三阶梯结构12c的台阶会位于相同高度处。
85.请参考图18和图19，所绘示为根据本发明又另一实施例之三维存储器件的制作方法俯视示意图。本实施例与图1至图13之实施例的差异在于，如图18所示，进行第三蚀刻工艺e3(图7所示步骤)时，第三区10c两侧的部分第一区10a和部分第二区10b也会自第三遮罩层133显露出来，因此会于第三蚀刻工艺e3期间再被移除三组导电-电介质层对122，形成第五区10e和第六区10f。第五区10e的顶面se会低于第一区10a的顶面sa三组导电-电介质层对122的高度，低于第四区10d的顶面sd四组导电-电介质层对122的高度。第六区10f的顶面sf会低于第二区10b的顶面sb三组导电-电介质层对122的高度，低于第一区10a的顶面sa四组导电-电介质层对122的高度。后续，进行修整-蚀刻工艺et(图9-11所示步骤)并且于每次的修整-蚀刻循环移除四组导电-电介质层对，直到获得如图19所示第一阶梯结构12a、第二阶梯结构12b、第三阶梯结构12c、第四阶梯结构12d、第五阶梯结构12e和第六阶梯结构12f。第五阶梯结构12e位于第一阶梯结构12a和第三阶梯结构12c之间，且第五阶梯结构12e的台阶会与第四阶梯结构12d的台阶位于相同高度处。第六阶梯结构12f位于第二阶梯结构12b和第三阶梯结构12c之间，且第六阶梯结构12f的台阶会与第一阶梯结构12a的台阶位于相同高度处。
86.综合以上，本发明先对存储堆叠结构进行预蚀刻(例如第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺)而定义出多个顶面不同高的区域，然后再进行修整-蚀刻工艺以于各区
域制作阶梯结构，藉此，可在一次的修整-蚀刻循环就获得位于不同高度处的台阶，因此可以通过较少的修整-蚀刻循环次数就达到扇出存储堆叠结构的各导电层的目的。当存储堆叠结构的层级数量逐渐增加，本发明不仅可缩短制造时间，也可减少修整-蚀刻工艺所使用的遮罩层的初始厚度，具有较大的制程余裕。需特别说明的是，修整-蚀刻工艺的每次蚀刻步骤移除的导电-电介质层对的组数可根据需求调整，例如根据预蚀刻后各区域相差的高度(组数)，只要存储堆叠结构的各个导电层可在完成修整-蚀刻工艺后自至少一阶梯结构的台阶扇出，均为本发明之范围。
87.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。