半导体器件的制作方法

1.实施方式涉及半导体器件和包括其的电子系统。


背景技术：

2.能够存储大量数据的半导体器件可以作为电子系统的一部分。因此，已经考虑了增大半导体器件的数据存储容量。例如，已经考虑了其中三维地布置存储单元的半导体器件。


技术实现要素：

3.实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：半导体基板；外围电路结构，包括集成在半导体基板上的外围电路和连接到外围电路的落着焊盘；在外围电路结构上的半导体层；与半导体层的一部分接触的金属结构，该金属结构包括在第一方向上延伸的第一部分、连接到第一部分并在与第一方向交叉的第二方向上延伸的第二部分、以及从第一部分和第二部分中的至少一个垂直地延伸并连接到落着焊盘的通路部分；以及堆叠，包括垂直且交替地堆叠在金属结构上的绝缘层和电极。
4.实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：半导体基板；外围电路结构，包括集成在半导体基板上的外围电路和连接到外围电路的落着焊盘；在外围电路结构上的半导体层；第一绝缘图案，穿透半导体层的一部分并在第一方向上延伸；金属结构，与半导体层的另一部分接触，金属结构包括在第一方向上延伸的第一部分和连接到第一部分并在与第一方向交叉的第二方向上延伸的第二部分；以及堆叠，包括垂直且交替地堆叠在金属结构上的绝缘层和电极，其中金属结构的第二部分与第一绝缘图案交叉。
5.实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：半导体基板；外围电路结构，包括集成在半导体基板上的外围电路和连接到外围电路的落着焊盘；在外围电路结构上的半导体层；与半导体层的一部分接触的金属结构，金属结构包括在第一方向上延伸的第一部分、连接到第一部分并在与第一方向交叉的第二方向上延伸的第二部分、以及从第一部分和第二部分中的至少一个垂直地延伸并连接到落着焊盘的通路部分；堆叠，包括垂直且交替地堆叠在金属结构上的绝缘层和电极；穿透堆叠的垂直半导体图案；在半导体层和堆叠之间的源极结构，源极结构包括依次堆叠在半导体层上的第一源极导电图案和第二源极导电图案，第一源极导电图案与垂直半导体图案的侧表面的一部分接触；在垂直半导体图案和堆叠之间的数据存储图案；第一绝缘图案，在堆叠之下穿透半导体层；第一焊盘图案，在第一绝缘图案中并电连接到外围电路；第二焊盘图案，与堆叠和半导体层间隔开并电连接到外围电路；第一穿透插塞，穿透堆叠并连接到第一焊盘图案；第二穿透插塞，与堆叠间隔开并连接到第二焊盘图案；以及第三穿透插塞，与堆叠间隔开并连接到金属结构。
6.实施方式可以通过提供一种电子系统来实现，该电子系统包括半导体器件和控制器，其中半导体器件包括：半导体基板；外围电路结构，包括集成在半导体基板上的外围电
路和连接到外围电路的落着焊盘；在外围电路结构上的半导体层；与半导体层的一部分接触的金属结构，金属结构包括在第一方向上延伸的第一部分、连接到第一部分并在与第一方向交叉的第二方向上延伸的第二部分、以及从第一部分和第二部分中的至少一个垂直地延伸并连接到落着焊盘的通路部分；堆叠，包括垂直且交替地堆叠在金属结构上的绝缘层和电极；以及电连接到外围电路的输入/输出焊盘，其中控制器通过输入/输出焊盘连接到半导体器件以控制半导体器件。
附图说明
7.通过参照附图详细描述示例性实施方式，特征对本领域技术人员将是明显的，附图中：
8.图1是根据一实施方式的包括半导体器件的电子系统的图。
9.图2是根据一实施方式的包括半导体器件的电子系统的透视图。
10.图3和图4是根据一实施方式的半导体封装的截面图。
11.图5是根据一实施方式的半导体器件的平面图。
12.图6是根据一实施方式的半导体器件的半导体层、金属结构和焊盘图案的平面图。
13.图7、图8和图9是根据一实施方式的半导体器件的截面图。
14.图10至图14是根据一实施方式的半导体器件的一些示例的放大截面图。
15.图15、图16和图17是根据一实施方式的半导体器件的截面图。
16.图18是根据一实施方式的半导体器件的放大截面图。
17.图19、20和21是根据一实施方式的半导体器件的截面图。
18.图22是根据一实施方式的半导体器件的放大截面图。
19.图23、图24和图25是根据一实施方式的半导体器件的截面图。
20.图26是根据一实施方式的半导体器件的放大截面图。
21.图27a至图33a和图27b至图33b是根据一实施方式的制造半导体器件的方法中的阶段的截面图。
22.图34a至图37a和图34b至图37b是根据一实施方式的制造半导体器件的方法中的阶段的截面图。
23.图38a至图41a和图38b至图41b是根据一实施方式的制造半导体器件的方法中的阶段的截面图。
具体实施方式
24.图1是根据一实施方式的包括半导体器件的电子系统的图。
25.参照图1，根据一实施方式的电子系统1000可以包括彼此电连接的半导体器件1100和控制器1200。电子系统1000可以是其中提供至少一个半导体器件1100的存储装置，或者可以是包括存储装置的电子装置。在一实现方式中，电子系统1000可以是其中提供至少一个半导体器件1100的固态驱动器(ssd)装置、通用串行总线(usb)装置、计算系统、医疗系统或通信系统。
26.半导体器件1100可以是非易失性存储器件(例如，nand flash存储器件)。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在一实现方式
中，第一结构1100f可以在第二结构1100s的一侧。第一结构1100f可以是外围电路结构，并且可以包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100s可以是存储单元结构，并且可以包括位线bl、公共源极线csl、字线wl、第一栅极上部线ul1和第二栅极上部线ul2、第一栅极下部线ll1和第二栅极下部线ll2、以及在位线bl和公共源极线csl之间的存储单元串cstr。
27.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下部晶体管lt1和lt2、与位线bl相邻的上部晶体管ut1和ut2、以及设置在下部晶体管lt1和lt2与上部晶体管ut1和ut2之间的多个存储单元晶体管mct。根据实施方式，下部晶体管lt1和lt2的数量以及上部晶体管ut1和ut2的数量可以被各种各样地改变。
28.在一实现方式中，上部晶体管ut1和ut2可以包括串选择晶体管，下部晶体管lt1和lt2可以包括地选择晶体管。栅极下部线ll1和ll2可以分别用作下部晶体管lt1和lt2的栅电极。字线wl可以分别用作存储单元晶体管mct的栅电极，栅极上部线ul1和ul2可以分别用作上部晶体管ut1和ut2的栅电极。
29.在一实现方式中，下部晶体管lt1和lt2可以包括串联连接的下部擦除控制晶体管lt1和地选择晶体管lt2。上部晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上部擦除控制晶体管ut2。下部擦除控制晶体管lt1和上部擦除控制晶体管ut2中的至少一个可以用于执行其中使用栅极诱导漏极泄漏(gidl)现象来擦除存储在存储单元晶体管mct中的数据的擦除操作。
30.公共源极线csl、第一栅极下部线ll1和第二栅极下部线ll2、字线wl以及第一栅极上部线ul1和第二栅极上部线ul2可以通过第一连接线1115电连接到解码器电路1110，第一连接线1115从第一结构1100f中的区域延伸到第二结构1100s中的区域。位线bl可以通过第二连接线1125电连接到页缓冲器1120，第二连接线1125可以从第一结构1100f中的区域延伸到第二结构1100s中的区域。
31.在第一结构1100f中，解码器电路1110和页缓冲器1120可以被配置为控制可对存储单元晶体管mct中的至少一个执行的控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过输入/输出连接线1135电连接到逻辑电路1130，输入/输出连接线1135可以提供在第一结构1100f中并延伸到第二结构1100s中。
32.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。在一实现方式中，电子系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制半导体器件1100。
33.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以取决于特定固件进行操作，并且可以控制nand控制器1220访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口1221。nand接口1221可以用于发送和接收控制半导体器件1100的控制命令、将要写入半导体器件1100的存储单元晶体管mct中或从半导体器件1100的存储单元晶体管mct读取的数据等。主机接口1230可以被配置为允许电子系统1000和外部主机之间的通信。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
34.图2是根据一实施方式的包括半导体器件的电子系统的透视图。
35.参照图2，根据一实施方式的电子系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(dram)2004。半导体封装2003和dram 2004可以通过互连图案2005连接到控制器2002，互连图案2005可以在主基板2001上或在主基板2001中。
36.主基板2001可以包括连接器2006，该连接器2006可以包括联接到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以取决于电子系统2000和外部主机之间的通信接口。在一实现方式中，电子系统2000可以根据诸如以下的接口之一与外部主机通信：通用串行总线(usb)、高速外围组件互连(pci-express)、串行高级技术附件(sata)、通用闪存(ufs)m-phy等。在一实现方式中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括电力管理集成电路(pmic)，其用于将从外部主机提供的电力分开供应给控制器2002和半导体封装2003。
37.控制器2002可以被配置为控制对半导体封装2003的写入或读取操作并提高电子系统2000的操作速度。
38.dram 2004可以是缓冲存储器，其缓解由外部主机和作为数据存储装置的半导体封装2003之间的速度差异所导致的技术困难。在一实施方式中，电子系统2000中的dram 2004可以用作缓存存储器，并且可以在对半导体封装2003的控制操作期间提供临时存储数据的存储空间。在电子系统2000包括dram 2004的情况下，控制器2002除了包括控制半导体封装2003的nand控制器之外，还可以包括控制dram 2004的dram控制器。
39.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及设置在封装基板2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
40.封装基板2100可以是包括封装上部焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括堆叠3210和垂直结构3220。根据一实施方式，每个半导体芯片2200可以包括下面将描述的半导体器件。
41.在一实现方式中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上部焊盘2130的接合线。在一实现方式中，在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以以接合线方式彼此电连接，并且可以电连接到封装基板2100的封装上部焊盘2130。在一实现方式中，第一半导体封装2003a和第二半导体封装2003b的每个中的半导体芯片2200可以通过包括贯通硅通路(tsv)的连接结构而不是通过以接合线形式提供的连接结构2400彼此电连接。
42.在一实现方式中，控制器2002和半导体芯片2200可以被包括在单个封装中。在一实现方式中，控制器2002和半导体芯片2200可以安装在单独的中介层(interposer)基板上，并且可以通过提供在中介层基板中的互连线彼此连接，该中介层基板与主基板2001无关地制备。
43.图3和图4是根据一实施方式的半导体封装的截面图。图3和图4中的每个示出了图
2的半导体封装2003的(例如，沿着图2的线i-i'截取的)一部分的示意性截面。
44.参照图3，在半导体封装2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体部分2120、在封装基板主体部分2120的顶表面上的(例如，图2的)封装上部焊盘2130、在封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下部焊盘2125、以及在封装基板主体部分2120中以将封装上部焊盘2130电连接到下部焊盘2125的内部线2135。封装上部焊盘2130可以电连接到连接结构2400。下部焊盘2125可以通过导电连接部分2800连接到电子系统2000的主基板2001的互连图案2005，如图2所示。
45.每个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中提供外围线3110的外围电路区域。第二结构3200可以包括源极结构3205、在源极结构3205上的堆叠3210、穿透堆叠3210的垂直结构3220和分隔结构、电连接到垂直结构3220的位线3240、以及电连接到堆叠3210的(例如，图1的)字线wl的单元接触插塞3235。第二结构3200还可以包括下面将描述的金属结构。
46.每个半导体芯片2200可以包括穿透线3245，其电连接到第一结构3100的外围线3110并延伸到第二结构3200中。穿透线3245可以在堆叠3210外部，并且在一实施方式中，穿透线3245可以进一步穿透堆叠3210。每个半导体芯片2200还可以包括(例如，图2的)输入/输出焊盘2210，其电连接到第一结构3100的外围线3110。
47.参照图4，在半导体封装2003a中，每个半导体芯片2200a可以包括半导体基板4010、在半导体基板4010上的第一结构4100、以及在第一结构4100上并以晶片接合方式与第一结构4100接合的第二结构4200。
48.第一结构4100可以包括其中提供外围线4110和第一结合结构4150的外围电路区域。第二结构4200可以包括源极结构4205、在源极结构4205和第一结构4100之间的堆叠4210、穿透堆叠4210的垂直结构4220和分隔结构、以及分别连接且电连接到垂直结构4220和堆叠4210的(例如，图1的)字线wl的第二结合结构4250。在一实现方式中，第二结合结构4250可以通过电连接到垂直结构4220的位线4240和电连接到(例如，图1的)字线wl的单元接触插塞4235而电连接且分别连接到垂直结构4220和(例如，图1的)字线wl。第一结构4100的第一结合结构4150可以接触并联接到第二结构4200的第二结合结构4250。第一结合结构4150和第二结合结构4250的联接部分可以由例如铜(cu)形成或包括例如铜(cu)。
49.半导体芯片2200a的第一结构4100和第二结构4200中的每个还可以包括金属结构，如下面将参照实施方式所述。每个半导体芯片2200a还可以包括(例如，图2的)输入/输出焊盘2210，其电连接到第一结构4100的外围线4110。
50.图3或图4的半导体芯片2200或2200a可以通过连接结构2400彼此电连接，连接结构2400可以呈接合线的形式。在一实现方式中，可在与图3或图4的半导体芯片2200或2200a相同的半导体封装中的半导体芯片可以通过包括贯通硅通路(tsv)的连接结构彼此电连接。
51.图3或图4的第一结构3100或4100可以对应于下面将描述的实施方式中的外围电路结构，图3或图4的第二结构3200和第二结构4200可以对应于下面将描述的实施方式中的单元阵列结构。
52.图5是根据一实施方式的半导体器件的平面图。图6是根据一实施方式的半导体器件的半导体层、金属结构和焊盘图案的平面图。图7、图8和图9是根据一实施方式的半导体器件的沿着图5的线a-a'、b-b'和c-c'截取的截面图。图10和图11是图7的部分p1的放大截面图，图12是图8的部分p2的放大截面图，图13是图9的部分p3的放大截面图，图14是图9的部分p4的放大截面图。
53.参照图5、图7、图8和图9，根据一实施方式的半导体器件可以包括外围电路结构ps和在外围电路结构ps上的单元阵列结构cs。
54.外围电路结构ps可以包括集成在半导体基板10的顶表面上的外围电路ptr和覆盖外围电路ptr的下部绝缘层50。
55.半导体基板10可以包括单元阵列区域car以及第一连接区域cnr1和第二连接区域cnr2。在一实现方式中，第一连接区域cnr1可以在第一方向d1上在单元阵列区域car和第二连接区域cnr2之间。半导体基板10可以是硅基板。
56.外围电路ptr可以包括行解码器和列解码器、页缓冲器、控制电路等。在一实现方式中，外围电路ptr可以包括nmos晶体管和pmos晶体管。外围电路互连线可以通过外围接触插塞电连接到外围电路ptr。
57.下部绝缘层50可以在半导体基板10的顶表面上。在半导体基板10上，下部绝缘层50可以覆盖外围电路ptr、外围接触插塞、外围电路互连线和落着焊盘plp。外围接触插塞、外围电路互连线和落着焊盘plp可以电连接到外围电路ptr。
58.下部绝缘层50可以包括多个垂直堆叠的绝缘层。在一实现方式中，下部绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层或低k电介质层。在一实现方式中，下部绝缘层50可以包括第一下部绝缘层51、第二下部绝缘层55以及在第一下部绝缘层51和第二下部绝缘层55之间的蚀刻停止层53。蚀刻停止层53可以由不同于第一下部绝缘层51和第二下部绝缘层55的绝缘材料形成或包括不同于第一下部绝缘层51和第二下部绝缘层55的绝缘材料，并且可以覆盖落着焊盘plp的顶表面。如这里所使用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b、或a和b。
59.单元阵列结构cs可以在下部绝缘层50上。单元阵列结构cs可以包括半导体层100、金属结构mrs、源极结构cst、堆叠st、垂直结构vs、单元接触插塞cplg、穿透插塞tp1-tp4、位线bl和导电线cl。在一实现方式中，(例如，图1的)存储单元串cstr可以集成在半导体层100上。堆叠st和垂直结构vs可以构成(例如，图1的)存储单元串cstr。
60.半导体层100可以在下部绝缘层50的顶表面上。半导体层100可以由半导体材料、绝缘材料或导电材料形成。半导体层100可以由第一导电类型(例如，n型)的掺杂半导体材料或者未掺杂或本征半导体材料形成，或包括第一导电类型(例如，n型)的掺杂半导体材料或者未掺杂或本征半导体材料。半导体层100可以形成为具有多晶结构、非晶结构和单晶结构中的一种。
61.源极结构cst可以包括源极导电图案sc和在源极导电图案sc上的导电支撑图案sp。源极结构cst可以平行于半导体层100的顶表面，并且在单元阵列区域car中，源极结构cst可以平行于堆叠st或在第一方向d1上延伸。
62.源极导电图案sc可以由掺有第一导电类型的掺杂剂(例如，磷(p)或砷(as))的半导体材料形成，或包括掺有第一导电类型的掺杂剂(例如，磷(p)或砷(as))的半导体材料。
在一实现方式中，源极导电图案sc可以由掺有n型掺杂剂的半导体层形成，或包括掺有n型掺杂剂的半导体层。
63.导电支撑图案sp可以覆盖源极导电图案sc的顶表面，并且可以由第一导电类型(例如，n型)的掺杂半导体材料和/或未掺杂或本征半导体材料形成，或包括第一导电类型(例如，n型)的掺杂半导体材料和/或未掺杂或本征半导体材料。在单元阵列区域car上，导电支撑图案sp的部分可以穿透源极导电图案sc以与半导体层100接触。
64.在第二连接区域cnr2上，绝缘间隙填充层110可以覆盖半导体层100的侧表面和源极结构cst的侧表面。绝缘间隙填充层110可以具有与源极结构cst的顶表面基本上共面的顶表面。
65.第一绝缘图案111可以在第一连接区域cnr1上并且在可穿透源极结构cst和半导体层100的第一穿透孔top1中。第二绝缘图案113可以在单元阵列区域car上并且在可穿透源极结构cst和半导体层100的第二穿透孔top2中。第二绝缘图案113可以在第一方向d1上延伸。第一绝缘图案111和第二绝缘图案113中的每个可以具有与源极结构cst的顶表面基本上共面的顶表面。
66.堆叠st可以包括在第三方向d3(即，垂直方向)上交替堆叠的电极ge和绝缘层ild，并且在这里，第三方向d3可以垂直于彼此交叉的第一方向d1和第二方向d2。电极ge可以由例如掺杂半导体(例如，掺杂硅等)、金属(例如，钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)或过渡金属(例如，钛、钽等)形成，或包括例如掺杂半导体(例如，掺杂硅等)、金属(例如，钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)或过渡金属(例如，钛、钽等)。绝缘层ild可以由硅氧化物层或低k电介质层形成，或包括硅氧化物层或低k电介质层。在一实现方式中，半导体器件可以是垂直型nand flash存储器件，在这种情况下，堆叠st的电极ge可以用作参照图1描述的栅极下部线ll1和ll2、字线wl以及栅极上部线ul1和ul2。
67.每个电极ge可以包括在第一连接区域cnr1上的焊盘部分。在一实现方式中，在堆叠st的电极ge当中，第4n电极ge的焊盘部分可以沿第一方向d1布置，其中n为正整数。第(4n-1)、第(4n-2)和第(4n-3)电极ge的侧表面可以与第4n电极ge的侧表面对准。单元接触插塞cplg可以联接到第4n电极ge的焊盘部分。在一实现方式中，在堆叠st的电极ge当中，偶数或奇数序号的电极ge的焊盘部分可以沿第一方向d1设置，并且单元接触插塞cplg可以分别联接到偶数序号的电极ge的焊盘部分，例如，如图7所示。在一实现方式中，电极ge的焊盘部分可以位于在水平方向和垂直方向两者上彼此不同的位置。
68.在一实现方式中，在第一连接区域cnr1上，堆叠st可以包括第一模具图案mp1，每个第一模具图案mp1位于与电极ge中的对应一个相同的水平处并且位于绝缘层ild之间。第一模具图案mp1可以处于电极ge的在单元阵列区域car上的部分和电极ge的焊盘部分之间。此外，当在平面图中观察时，第一模具图案mp1可以与第一绝缘图案111重叠。在一实现方式中，在单元阵列区域car上，堆叠st可以包括第二模具图案mp2，每个第二模具图案mp2位于与电极ge中的对应一个相同的水平处并且位于绝缘层ild之间。第二模具图案mp2可以在第一方向d1上延伸，并且可以与第二绝缘图案113重叠。第一模具图案mp1和第二模具图案mp2可以由相对于绝缘层ild具有蚀刻选择性的绝缘材料形成，或包括相对于绝缘层ild具有蚀刻选择性的绝缘材料。
69.在单元阵列区域car上，垂直结构vs可以穿透堆叠st。每个垂直结构vs可以包括可分别穿透堆叠st的下部区域和上部区域的下部垂直结构和上部垂直结构。
70.参照图14，每个垂直结构vs可以包括垂直半导体图案vp和围绕垂直半导体图案vp的侧表面的数据存储图案dsp。在一实现方式中，垂直半导体图案vp可以具有拥有封闭的底部和敞开的顶部的管或通心粉(例如，中空圆柱)形状。垂直半导体图案vp可以具有“u”形截面，并且垂直半导体图案vp的内部空间可以填充有绝缘材料vi。垂直半导体图案vp可以由半导体材料(例如，硅(si)或锗(ge))形成，或包括半导体材料(例如，硅(si)或锗(ge))。可由半导体材料形成或包括半导体材料的垂直半导体图案vp可以用作参照图1描述的上部晶体管ut1和ut2、存储单元晶体管mct以及下部晶体管lt1和lt2的沟道区。
71.数据存储图案dsp可以在第三方向d3上延伸以围绕垂直半导体图案vp的侧表面。数据存储图案dsp可以是具有敞开的顶部和底部的管形或通心粉形图案。数据存储图案dsp可以由一层或更多层组成。在一实现方式中，数据存储图案dsp可以是nand flash存储器件的数据存储层，并且可以包括可依次堆叠在垂直半导体图案vp的侧表面上的隧道绝缘层til、电荷存储层cil和阻挡绝缘层bil。在一实现方式中，电荷存储层cil可以是陷阱绝缘层、浮置栅电极或具有导电纳米点的绝缘层。此外，虚设数据存储图案rdsp可以在半导体层100中以与数据存储图案dsp间隔开。虚设数据存储图案rdsp可以具有与数据存储图案dsp相同的层结构。
72.水平绝缘图案hp可以在电极ge的侧表面和数据存储图案dsp之间。水平绝缘图案hp可以从电极ge的侧表面延伸以覆盖电极ge的顶表面和底表面。
73.每个垂直结构vs的垂直半导体图案vp可以具有与源极导电图案sc部分接触的侧表面。在每个垂直结构vs中，数据存储图案dsp的底表面可以位于比最下面的电极ge的底表面低但比源极导电图案sc的顶表面高的水平处。
74.返回参照图5、图7、图8和图9，平坦化绝缘层120可以覆盖堆叠st的台阶状焊盘部分。平坦化绝缘层120可以具有基本上平坦的顶表面。平坦化绝缘层120可以包括单个绝缘层或多个堆叠的绝缘层。第一至第四层间绝缘层130、140、150和160可以依次堆叠在平坦化绝缘层120上。
75.第一分隔结构ss1和第二分隔结构ss2可以在半导体层100上以穿透堆叠st。第一分隔结构ss1可以在第一方向d1上从单元阵列区域car(例如，纵向地)延伸到第一连接区域cnr1，并且可以在与第一方向d1交叉的第二方向d2上彼此间隔开。第二分隔结构ss2可以在单元阵列区域car上以穿透堆叠st。第二分隔结构ss2可以在第一分隔结构ss1之间。第二分隔结构ss2在第一方向d1上的长度可以小于第一分隔结构ss1在第一方向d1上的长度。在一实现方式中，多个第二分隔结构ss2可以在第一分隔结构ss1之间。第一分隔结构ss1和第二分隔结构ss2中的每个可以包括覆盖堆叠st的侧表面的绝缘层。
76.第三分隔结构ss3可以在第一连接区域cnr1上以与第一分隔结构ss1和第二分隔结构ss2间隔开并穿透平坦化绝缘层120和堆叠st。第三分隔结构ss3可以在第一方向d1上延伸。
77.在单元阵列区域car中，存储块blk可以被限定在相邻的一对第一分隔结构ss1之间。存储块blk可以由堆叠st和垂直结构vs组成。多个存储块blk可以在第二方向d2上布置。虚设存储块dblk可以在沿第二方向d2彼此相邻的一对存储块blk之间。类似于存储块blk，
虚设存储块dblk可以包括堆叠st和垂直结构vs，但是虚设存储块dblk的堆叠st可以被配置为包括在单元阵列区域car上的第二模具图案mp2。
78.在一实现方式中，第一焊盘图案lp1可以在第一绝缘图案111中，并且可以电连接到外围电路结构ps的落着焊盘plp。第二焊盘图案lp2可以在第二绝缘图案113中，并且可以连接到外围电路结构ps的落着焊盘plp。第三焊盘图案lp3可以在绝缘间隙填充层110中并与堆叠st和半导体层100间隔开。第三焊盘图案lp3可以电连接到外围电路结构ps的落着焊盘plp。
79.在一实现方式中，参照图10，第一焊盘图案lp1可以包括通路部分和焊盘部分，该通路部分垂直地穿透第一绝缘图案111、第二下部绝缘层55和蚀刻停止层53并联接到落着焊盘plp，该焊盘部分在第一绝缘图案111中并连接到通路部分。第一焊盘图案lp1可以包括第一金属图案me1以及可覆盖或围绕第一金属图案me1的侧表面和底表面的第一屏障金属图案bm1。
80.参照图12，第二焊盘图案lp2可以包括通路部分和焊盘部分，该通路部分可以垂直地穿透第二绝缘图案113、第二下部绝缘层55和蚀刻停止层53并联接到落着焊盘plp，该焊盘部分可以在第二绝缘图案113中并连接到通路部分。第二焊盘图案lp2可以包括第二金属图案me2以及可覆盖或围绕第二金属图案me2的侧表面和底表面的第二屏障金属图案bm2。
81.返回参照图10，第三焊盘图案lp3可以包括通路部分和焊盘部分，该通路部分可以垂直地穿透绝缘间隙填充层110、第二下部绝缘层55和蚀刻停止层53并且可以联接到落着焊盘plp，该焊盘部分可以在绝缘间隙填充层110中并连接到通路部分。第三焊盘图案lp3可以包括第三金属图案me3以及可覆盖或围绕第三金属图案me3的侧表面和底表面的第三屏障金属图案bm3。
82.第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3可以具有位于基本相同的水平处(例如，共面或距半导体基板10相同距离)的顶表面(例如，背对半导体基板10的表面)。在一实现方式中，第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3的顶表面可以与导电支撑图案sp的顶表面基本上共面。
83.第一屏障金属图案bm1、第二屏障金属图案bm2和第三屏障金属图案bm3可以由相同的金属材料形成或包括相同的金属材料，并且第一金属图案me1、第二金属图案me2和第三金属图案me3可以由相同的金属材料形成或包括相同的金属材料。第一屏障金属图案bm1、第二屏障金属图案bm2和第三屏障金属图案bm3可以包括钛层、钛氮化物层、钽层、钽氮化物层、钌层、钴层、锰层、钨氮化物层、镍层、镍硼化物层、或钛/钛氮化物的双层、或混合层(但不是双层)。第一金属图案me1、第二金属图案me2和第三金属图案me3可以由钛、钽、钌、钴、锰、钨、镍或铜形成，或包括钛、钽、钌、钴、锰、钨、镍或铜。
84.参照图5、图6、图7、图8和图9，金属结构mrs可以在半导体层100的底表面和源极结构cst的顶表面之间，并且可以与半导体层100的一部分接触。
85.金属结构mrs可以包括第一部分r1以及第二部分r2和r3，第一部分r1在单元阵列区域car和第一连接区域cnr1中并在第一方向d1上(例如，纵向地)延伸，第二部分r2和r3连接到第一部分r1并在与第一方向d1交叉的第二方向d2上(例如，纵向地)延伸。在一实现方式中，第二部分r2和r3可以包括第一区域r2和第二区域r3，第一区域r2在单元阵列区域car中连接到相邻的一对第一部分r1并与第二绝缘图案113交叉，第二区域r3在第一连接区域
cnr1中将第一部分r1彼此连接。当在平面图中(例如，沿第三方向d3)观察时，金属结构mrs的第一部分r1以及第二部分r2和r3可以与堆叠st重叠。
86.在一实现方式中，金属结构mrs还可以包括焊盘部分r4，其从第二部分的第二区域r3在第一方向d1上延伸。在一实现方式中，金属结构mrs还可以包括在存储块blk之下沿第一方向d1延伸的至少一个第五部分r5。
87.在一实现方式中，金属结构mrs可以包括通路部分，其从第一部分r1以及第二部分r2和r3中的至少一个垂直地延伸并连接到落着焊盘plp。在一实现方式中，金属结构mrs的通路部分可以与半导体层100横向地间隔开，并且可以从金属结构mrs的焊盘部分r4垂直地延伸。
88.在一实现方式中，参照图10、图12和图13，金属结构mrs可以具有基本上平坦的顶表面。在一实现方式中，金属结构mrs的顶表面可以位于与源极结构cst的顶表面(例如，导电支撑图案sp的顶表面)基本相同的水平处。在一实现方式中，金属结构mrs的顶表面可以与第一至第三焊盘图案lp1、lp2和lp3的顶表面基本上共面。
89.金属结构mrs可以具有与源极结构cst接触的侧表面。金属结构mrs的部分可以与绝缘间隙填充层110和第二绝缘图案113直接接触。金属结构mrs可以在半导体层100上(例如，在第三方向d3上)具有第一厚度，并且可以在绝缘间隙填充层110和第二绝缘图案113上具有大于第一厚度的第二厚度。
90.参照图11，金属结构mrs可以在绝缘间隙填充层110和半导体层100彼此接触的区域处具有突出部分pp。突出部分pp可以具有不均匀的厚度。
91.参照图10、图12和图13，金属结构mrs可以包括第四屏障金属图案bm4和第四金属图案me4。第四屏障金属图案bm4可以围绕第四金属图案me4的底表面和侧表面。在一实现方式中，第四屏障金属图案bm4可以包括钛层、钛氮化物层、钽层、钽氮化物层、钌层、钴层、锰层、钨氮化物层、镍层、镍硼化物层、或钛/钛氮化物的双层、或混合层(但不是双层)。第四金属图案me4可以由钛、钽、钌、钴、锰、钨、镍或铜形成，或包括钛、钽、钌、钴、锰、钨、镍或铜。
92.第四屏障金属图案bm4可以由与第一屏障金属图案bm1、第二屏障金属图案bm2和第三屏障金属图案bm3相同的金属材料形成或包括与第一屏障金属图案bm1、第二屏障金属图案bm2和第三屏障金属图案bm3相同的金属材料，并且第四金属图案me4可以由与第一金属图案me1、第二金属图案me2和第三金属图案me3相同的金属材料形成，或包括与第一金属图案me1、第二金属图案me2和第三金属图案me3相同的金属材料。
93.在一实现方式中，金属-半导体化合物层msc可以进一步形成在金属结构mrs的一部分和半导体层100之间以及在源极结构cst和金属结构mrs之间。在一实现方式中，(例如，钨硅化物、钴硅化物或钛硅化物的)金属硅化物层可以在半导体层100和金属结构mrs之间。
94.在一实现方式中，当有电流流过半导体层100时，金属结构mrs可以帮助防止可能由半导体层100中的第一绝缘图案111和第二绝缘图案113引起的半导体层100的电阻增大，因此，可以防止器件的操作速度降低。在一实现方式中，半导体层100和金属结构mrs可以用作第四穿透插塞tp4和垂直结构vs之间的高速电流路径。
95.参照图5、图7、图8和图9，单元接触插塞cplg可以穿透第一层间绝缘层130和第二层间绝缘层140以及平坦化绝缘层120，并且可以分别联接到电极ge的焊盘部分。到单元阵列区域car的距离越小，单元接触插塞cplg的垂直长度越小。单元接触插塞cplg可以具有彼
此基本上共面的顶表面。导电线cl可以在第一连接区域cnr1的第四层间绝缘层160上，并且可以通过下部接触插塞lct和上部接触插塞uct联接到单元接触插塞cplg。
96.在一实现方式中，在图7、图8和图9的结构中，位线bl可以在单元阵列区域car中在第四层间绝缘层160上，并且可以在第二方向d2上延伸以跨越堆叠st。位线bl可以通过下部位线接触插塞bcta和上部位线接触插塞bctb电连接到垂直结构vs。
97.第一穿透插塞tp1可以在第一连接区域cnr1中以垂直地穿透堆叠st的第一模具图案mp1，并且可以连接到第一焊盘图案lp1。第一穿透插塞tp1可以通过导电线cl电连接到单元接触插塞cplg。
98.第二穿透插塞tp2可以在单元阵列区域car中以垂直地穿透堆叠st的第二模具图案mp2，并且可以连接到第二焊盘图案lp2。第二穿透插塞tp2可以通过下部接触插塞lct和上部接触插塞uct电连接到位线bl。
99.第三穿透插塞tp3可以在第二连接区域cnr2中以穿透平坦化绝缘层120，并且可以联接到第三焊盘图案lp3。第三穿透插塞tp3可以与堆叠st水平地间隔开。
100.第四穿透插塞tp4可以在第二连接区域cnr2中以穿透平坦化绝缘层120，并且可以联接到金属结构mrs。第四穿透插塞tp4可以与堆叠st水平地间隔开。
101.第一至第四穿透插塞tp1、tp2、tp3和tp4可以具有基本相同的垂直长度，并且可以由相同的导电材料形成或包括相同的导电材料。第一至第四穿透插塞tp1、tp2、tp3和tp4中的每个可以包括：屏障金属层bma、bmb、bmc或bmd，由导电的金属氮化物(例如，钛氮化物、钽氮化物等)形成或包括导电的金属氮化物(例如，钛氮化物、钽氮化物等)；以及金属层mpa、mpb、mpc或mpd，由金属材料(例如，钨、钛、钽等)形成或包括金属材料(例如，钨、钛、钽等)。
102.连接导电图案ict可以在第二连接区域cnr2中在第二层间绝缘层140上，并且可以共同连接到第三穿透插塞tp3。
103.在一实现方式中，第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs可以在相同的水平处(例如，可以具有彼此基本上共面的顶表面)，并且可以容易地形成连接到其的第一至第四穿透插塞tp1、tp2、tp3和tp4。
104.在下文中，将参照图15至图26更详细地描述根据一些实施方式的半导体器件。在图15至图26的以下描述中，为简洁起见，先前描述的元件可以由相同的附图标记标识而不重复其重合的描述。
105.图15、图16和图17是与图5的线a-a'、b-b'和c-c'对应以示出根据一实施方式的半导体器件的截面图。图18是图15的部分p5的放大截面图。
106.参照图15、图16和图17，第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs的顶表面可以位于与半导体层100的顶表面基本相同的水平处。
107.第一焊盘图案lp1可以在第一绝缘图案111中，并且第三绝缘图案115可以在第一绝缘图案111上以穿透源极结构cst。第三绝缘图案115可以覆盖第一焊盘图案lp1的顶表面。
108.第一穿透插塞tp1可以在第一连接区域cnr1上以穿透第三绝缘图案115和第一绝缘图案111，并且可以联接到第一焊盘图案lp1。
109.金属结构mrs可以部分地掩埋在半导体层100中。源极结构cst可以在金属结构mrs的一部分上。
110.源极结构cst还可以包括在半导体层100和导电支撑图案sp之间的剩余绝缘图案。在一实现方式中，剩余绝缘图案可以包括依次堆叠的第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。在一实现方式中，下部牺牲层103可以由不同于第一缓冲绝缘层101和第二缓冲绝缘层105的绝缘材料形成，或包括不同于第一缓冲绝缘层101和第二缓冲绝缘层105的绝缘材料。剩余绝缘图案可以部分地覆盖金属结构mrs的顶表面。在一实现方式中，金属结构mrs的顶表面的至少一部分可以与第一缓冲绝缘层101直接接触。
111.图19、图20和图21是与图5的线a-a'、b-b'和c-c'对应以示出根据一实施方式的半导体器件的截面图。图22是图19的部分p6的放大截面图。
112.参照图19、图20和图21，第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs的顶表面可以位于与源极导电图案sc的顶表面基本相同的水平处。
113.金属结构mrs的顶表面的至少一部分可以与导电支撑图案sp直接接触。第三绝缘图案115可以在第一绝缘图案111上以穿透导电支撑图案sp。
114.源极结构cst还可以包括在半导体层100和第三绝缘图案115之间的剩余绝缘图案。在一实现方式中，剩余绝缘图案可以包括依次堆叠的第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。在单元阵列区域car上，剩余绝缘图案的至少一部分可以与第二焊盘图案lp2的侧表面接触。
115.图23、图24和图25是与图5的线a-a'、b-b'和c-c'对应以示出根据一实施方式的半导体器件的截面图。图26是图23的部分p7的放大截面图。
116.在图23、图24和图25的实施方式中，与前述实施方式不同，可以省略源极结构。在本实施方式中，垂直结构vs的垂直半导体图案可以与半导体层100直接接触。
117.堆叠st的最下面的绝缘层ild可以设置在第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs的顶表面上。
118.图27a至图33a和图27b至图33b是根据一实施方式的制造半导体器件的方法中的阶段的截面图。图27a至图33a是与图5的线a-a'对应的截面图，图27b至图33b是与图5的线b-b'对应的截面图。
119.参照图5、图27a和图27b，可以在半导体基板10上形成外围电路结构ps。
120.外围电路结构ps的形成可以包括在半导体基板10上形成外围电路ptr、形成连接到外围电路ptr的外围互连结构pcp、以及形成下部绝缘层50。这里，外围电路ptr可以包括金属氧化物半导体(mos)晶体管，在这种情况下，半导体基板10可以用作mos晶体管的沟道区。
121.下部绝缘层50可以包括覆盖外围电路ptr的一个或更多个绝缘层。下部绝缘层50可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层或低k电介质层。
122.外围互连结构pcp的形成可以包括形成外围接触插塞以穿透下部绝缘层50的部分以及形成连接到外围接触插塞的外围电路互连线。
123.接下来，通过在下部绝缘层50上沉积半导体材料，可以形成半导体层100。半导体层100可以由半导体材料(例如，硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或其化合物)形成，或包括半导体材料(例如，硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)或其化合物)。半导体层100可以由掺杂半导体材料或者未掺杂或本征半导体材料形成，或包括掺杂半导体材料或
者未掺杂或本征半导体材料。半导体层100可以形成为具有多晶结构、非晶结构或单晶结构。
124.可以在半导体层100上依次堆叠第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。第一缓冲绝缘层101可以通过在半导体层100的表面上执行热氧化工艺或通过沉积硅氧化物层来形成。下部牺牲层103可以由相对于第一缓冲绝缘层101具有蚀刻选择性的材料形成。在一实现方式中，下部牺牲层103可以是硅氮化物层、硅氮氧化物层、硅碳化物层或硅锗层。第二缓冲绝缘层105可以通过沉积硅氧化物层来形成。
125.在单元阵列区域car上，第一缓冲绝缘层101、下部牺牲层103、第二缓冲绝缘层105可以形成为具有暴露部分半导体层100的开口。在形成开口之后，导电支撑层sp可以在第二缓冲绝缘层105上形成以具有恒定厚度。在单元阵列区域car上，导电支撑层sp可以填充第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105的开口。在开口中，导电支撑层sp可以与半导体层100直接接触。导电支撑层sp可以是掺有n型掺杂剂或碳(c)的多晶硅层。
126.接下来，可以图案化导电支撑层sp、第二缓冲绝缘层105、下部牺牲层103、第一缓冲绝缘层101和半导体层100以暴露下部绝缘层50的部分。因此，可以在第一连接区域cnr1上形成第一穿透孔top1，并且可以在单元阵列区域car上形成第二穿透孔top2。
127.此后，可以形成第一绝缘图案111和第二绝缘图案113以分别填充第一穿透孔top1和第二穿透孔top2，然后可以形成绝缘间隙填充层110以覆盖半导体层100、第一缓冲绝缘层101、下部牺牲层103、第二缓冲绝缘层105和导电支撑层sp的侧表面。在一实现方式中，中间绝缘层可以包括第一绝缘图案111和第二绝缘图案113以及绝缘间隙填充层110。
128.参照图5、图28a和图28b，通路孔vh1、vh2、vh3和vh4可以被形成以暴露外围电路结构ps的落着焊盘plp，并且沟槽t1、t2、t3和t4可以被形成以连接到通路孔vh1、vh2、vh3和vh4。通路孔vh1、vh2、vh3和vh4中的每个可以垂直地穿透半导体层100的一部分和下部绝缘层50的一部分，并且沟槽t1、t2、t3和t4可以部分地形成在第一绝缘图案111和第二绝缘图案113以及绝缘间隙填充层110中。
129.在一实现方式中，通路孔和沟槽的形成可以包括：形成掩模图案；使用掩模图案作为蚀刻掩模蚀刻第一绝缘图案111和第二绝缘图案113以及绝缘间隙填充层110以形成第一沟槽t1、第二沟槽t2、第三沟槽t3和第四沟槽t4；用牺牲层填充第一沟槽t1、第二沟槽t2、第三沟槽t3和第四沟槽t4；以及不仅蚀刻第一沟槽t1、第二沟槽t2、第三沟槽t3和第四沟槽t4中的牺牲层而且蚀刻第一绝缘图案111和第二绝缘图案113、绝缘间隙填充层110以及下部绝缘层50，以形成第一通路孔vh1、第二通路孔vh2、第三通路孔vh3和第四通路孔vh4。在一实现方式中，可以首先形成第一通路孔vh1、第二通路孔vh2、第三通路孔vh3和第四通路孔vh4，然后可以形成第一沟槽t1、第二沟槽t2、第三沟槽t3和第四沟槽t4。
130.第一通路孔vh1可以形成为穿透第一绝缘图案111和其下方的下部绝缘层50并暴露外围电路结构ps的落着焊盘plp，并且第一沟槽t1可以在第一绝缘图案111中连接到第一通路孔vh1。第一沟槽t1的底表面可以与半导体层100的底表面间隔开。
131.第二通路孔vh2可以形成为穿透第二绝缘图案113和其下方的下部绝缘层50并暴露外围电路结构ps的落着焊盘plp，并且第二沟槽t2可以在第二绝缘图案113中连接到第二通路孔vh2。第二沟槽t2的底表面可以与半导体层100的底表面间隔开。
132.第三通路孔vh3可以形成为穿透绝缘间隙填充层110和其下方的下部绝缘层50并
暴露外围电路结构ps的落着焊盘plp，并且第三沟槽t3可以在绝缘间隙填充层110中连接到第三通路孔vh3。
133.第四通路孔vh4可以形成为穿透绝缘间隙填充层110和其下方的下部绝缘层50并暴露外围电路结构ps的落着焊盘plp，并且第四沟槽t4可以形成为穿透半导体层100并且可以在绝缘间隙填充层110中连接到第四通路孔vh4。第四沟槽t4的形成可以包括依次蚀刻导电支撑层sp的一部分、第二缓冲绝缘层105的一部分、下部牺牲层103的一部分和第一缓冲绝缘层101的一部分。在一实现方式中，在形成第四沟槽t4期间，可以部分地蚀刻绝缘间隙填充层110，并且可以在半导体层100附近形成凹陷。
134.第四沟槽t4可以包括第一部分和第二部分，该第一部分提供在第一连接区域cnr1和第二连接区域cnr2中并在第一方向d1上延伸，该第二部分在第二方向d2上延伸，如图5所示。
135.参照图5、图29a和图29b，可以在第一通路孔vh1、第二通路孔vh2和第三通路孔vh3以及第一沟槽t1、第二沟槽t2和第三沟槽t3中形成第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3，并且可以在第四通路孔vh4和第四沟槽t4中形成金属结构mrs。
136.第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs的形成可以包括在第一至第四通路孔vh1-vh4和第一至第四沟槽t1-t4中依次沉积屏障金属层和金属层、然后对屏障金属层和金属层执行平坦化工艺以暴露导电支撑层sp的顶表面。
137.在第四沟槽t4中，屏障金属层可以与半导体层100的部分直接接触，在这种情况下，作为屏障金属层中的金属材料和半导体层100中的硅之间的反应的结果，可以形成金属-半导体化合物层msc。
138.参照图5、图30a和图30b，通过在导电支撑层sp上垂直且交替地形成上部牺牲层sl和绝缘层ild，可以形成模具结构pst。模具结构pst可以形成为在第一连接区域cnr1上具有台阶状结构。
139.在模具结构pst中，上部牺牲层sl可以由可相对于绝缘层ild以高蚀刻选择性被蚀刻的材料形成。在一实现方式中，上部牺牲层sl可以由不同于绝缘层ild的绝缘材料形成。上部牺牲层sl可以由与下部牺牲层103相同的材料形成，或包括与下部牺牲层103相同的材料。在一实现方式中，上部牺牲层sl可以由硅氮化物形成或包括硅氮化物，绝缘层ild可以由硅氧化物形成或包括硅氧化物。
140.在形成模具结构pst之后，可以在绝缘间隙填充层110上形成平坦化绝缘层120以覆盖模具结构pst的台阶状结构。
141.接下来，可以形成垂直结构vs以穿透模具结构pst。
142.垂直结构vs的形成可以包括：各向异性地蚀刻模具结构pst、导电支撑层sp和下部牺牲层103；形成垂直孔以穿透模具结构pst、导电支撑层sp和下部牺牲层103；以及在每个垂直孔中依次沉积(例如，图14的)数据存储图案dsp和(例如，图14的)垂直半导体图案vp。在一实现方式中，形成垂直孔的各向异性蚀刻工艺可以以过蚀刻方式来执行，在这种情况下，可以部分地蚀刻半导体层100的顶表面，使得垂直结构vs的下部被置于半导体层100中。
143.数据存储图案dsp可以形成为共形地(例如，以恒定厚度)覆盖垂直孔的内表面。数据存储图案dsp可以包括依次堆叠的阻挡绝缘层、电荷存储层和隧道绝缘层。
144.可以在其中提供数据存储图案dsp的垂直孔中形成垂直半导体图案vp，并且可以
在垂直半导体图案vp的顶部上形成位线导电焊盘。
145.参照图5、图31a和图31b，在形成垂直结构vs之后，可以在平坦化绝缘层120上形成第一层间绝缘层130以覆盖垂直结构vs的顶表面。
146.可以形成分隔沟槽sr以穿透模具结构pst和导电支撑层sp并暴露下部牺牲层103。分隔沟槽sr可以沿第一方向d1延伸，并且分隔沟槽sr的长度可以取决于其位置而变化。
147.在形成分隔沟槽sr之后，可以执行工艺以用源极导电图案sc替换第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。
148.源极导电图案sc的形成可以包括各向同性地蚀刻通过分隔沟槽暴露的下部牺牲层103以及第一缓冲绝缘层101和第二缓冲绝缘层105。在各向同性蚀刻工艺期间，可以以各向同性方式部分地蚀刻(例如，图14的)数据存储图案dsp，在这种情况下，可以暴露(例如，图14的)垂直半导体图案vp的部分。在暴露(例如，图14的)垂直半导体图案vp的部分的工艺之后，可以通过沉积掺杂多晶硅来形成源极导电图案sc。因此，源极结构cst可以形成在半导体层100和模具结构pst之间。
149.在形成源极结构cst之后，可以执行工艺以用电极ge替换上部牺牲层sl，结果，堆叠st可以形成为具有前面描述的结构。堆叠st的形成可以包括使用相对于绝缘层ild、垂直结构vs和源极结构cst具有蚀刻选择性的蚀刻配方来各向同性地蚀刻上部牺牲层sl。在对上部牺牲层sl的各向同性蚀刻工艺期间，上部牺牲层sl可以部分地留下以形成第一模具图案mp1和第二模具图案mp2。
150.参照图5、图32a和图32b，在形成堆叠st之后，通过用绝缘材料填充分隔沟槽sr，可以形成第一分隔结构ss1、第二分隔结构ss2和第三分隔结构ss3。
151.参照图5、图33a和图33b，可以在第一层间绝缘层130上形成第二层间绝缘层140，并且可以形成连接到堆叠st的单元接触插塞cplg。
152.接下来，可以同时形成第一至第四穿透插塞tp1、tp2、tp3和tp4。第一至第四穿透插塞tp1、tp2、tp3和tp4可以由金属和金属氮化物中的至少一种形成，或包括金属和金属氮化物中的至少一种。
153.返回参照图7、图8和图9，可以在第二层间绝缘层140上形成第三层间绝缘层150和第四层间绝缘层160，并且可以在第三层间绝缘层150和第四层间绝缘层160中形成下部接触插塞lct和上部接触插塞uct以及连接导电图案ict。可以在第四层间绝缘层160上形成位线bl和导电线cl。
154.在下文中，制造方法的其它示例将在下面进行描述。然而，为了简明描述，可以省略与先前描述的实施方式中的特征相同的特征。
155.图34a至图37a和图34b至图37b是根据一实施方式的制造半导体器件的方法中的阶段的截面图。图34a至图37a是与图5的线a-a'对应的截面图，图34b至图37b是与图5的线b-b'对应的截面图。
156.参照图34a和图34b，可以在形成导电支撑层sp之前形成通路孔和沟槽。
157.在一实现方式中，可以在外围电路结构ps上形成半导体层100。此后，可以在穿透半导体层100的第一穿透孔top1和第二穿透孔top2中形成第一绝缘图案111和第二绝缘图案113。可以在下部绝缘层50上形成绝缘间隙填充层110以覆盖半导体层100的侧表面。
158.接下来，可以在半导体层100、第一绝缘图案111和第二绝缘图案113以及绝缘间隙
填充层110上依次堆叠第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。
159.可以形成通路孔以暴露外围电路结构ps的落着焊盘plp，并且可以形成连接到通路孔的沟槽。
160.通路孔和沟槽可以通过图案化第一缓冲绝缘层101、下部牺牲层103、第二缓冲绝缘层105、第一绝缘图案111和第二绝缘图案113以及绝缘间隙填充层110来形成。如上所述，通路孔和沟槽可以包括第一、第二、第三和第四通路孔vh1-vh4以及第一、第二、第三和第四沟槽t1-t4。
161.参照图35a和图35b，可以在通路孔vh1-vh4和沟槽t1-t4中依次形成屏障金属层和金属层，并且可以平坦化屏障金属层和金属层以暴露第二缓冲绝缘层105或下部牺牲层103。因此，可以同时形成第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs。这里，第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs可以具有位于与第二缓冲绝缘层105的顶表面或下部牺牲层103的顶表面基本相同的水平处的顶表面。
162.参照图36a和图36b，第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105可以形成为在单元阵列区域car中具有暴露部分半导体层100的开口。
163.在形成开口之后，导电支撑层sp可以在第二缓冲绝缘层105上形成以具有恒定的厚度。在形成导电支撑层sp之后，可以形成第三绝缘图案115以穿透导电支撑层sp。第三绝缘图案115可以设置在第一绝缘图案111和第二绝缘图案113以及绝缘间隙填充层110上。
164.参照图37a和图37b，可以在导电支撑层sp上形成先前参照图30a和图30b描述的模具结构pst、平坦化绝缘层120和垂直结构vs。
165.接下来，如参照图31a和图31b所述，可以执行工艺以用源极导电图案sc替换第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。在对下部牺牲层103以及第一缓冲绝缘层101和第二缓冲绝缘层105执行以形成源极导电图案sc的各向同性蚀刻工艺期间，下部牺牲层103以及第一缓冲绝缘层101和第二缓冲绝缘层105可以部分地留在第一绝缘图案111附近。
166.此后，如参照图31a、图31b、图32a和图32b所述，可以形成堆叠st、单元接触插塞cplg以及第一至第四穿透插塞tp1-tp4。
167.图38a至图41a和图38b至图41b是根据一实施方式的制造半导体器件的方法中的阶段的截面图。图38a至图41a是与图5的线a-a'对应的截面图，图38b至图41b是与图5的线b-b'对应的截面图。
168.参照图38a和图38b，在形成第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105之前，可以形成通路孔vh1-vh4和沟槽t1-t4。
169.在一实现方式中，可以在下部绝缘层50上形成半导体层100，然后，可以在穿透半导体层100的第一穿透孔top1和第二穿透孔top2中形成第一绝缘图案111和第二绝缘图案113。此后，可以在下部绝缘层50上形成绝缘间隙填充层110以覆盖半导体层100的侧表面。
170.接下来，可以形成通路孔vh1-vh4以暴露外围电路结构ps的落着焊盘plp，然后，可以形成连接到通路孔的沟槽t1-t4。
171.通路孔vh1-vh4和沟槽t1-t4可以通过图案化第一绝缘图案111和第二绝缘图案113、绝缘间隙填充层110以及下部绝缘层50来形成。如上所述，通路孔vh1-vh4可以包括第
一、第二、第三和第四通路孔vh1-vh4，并且沟槽t1-t4可以包括第一、第二、第三和第四沟槽t1-t4。
172.参照图39a和图39b，屏障金属层和金属层可以在通路孔vh1-vh4和沟槽t1-t4中依次形成，然后可以被平坦化以暴露半导体层100。因此，可以同时形成第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs。这里，第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs可以具有位于与半导体层100的顶表面基本相同的水平处的顶表面。
173.参照图40a和图40b，可以在半导体层100、第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs上依次堆叠第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。
174.可以形成开口，以穿透第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105并暴露半导体层100的一些部分，然后，导电支撑层sp可以在第二缓冲绝缘层105上形成以具有基本上均匀的厚度。
175.在形成导电支撑层sp之后，可以形成第三绝缘图案115以穿透导电支撑层sp、第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105。第三绝缘图案115可以在第一绝缘图案111和第二绝缘图案113以及绝缘间隙填充层110上。
176.在一实现方式中，在形成第一焊盘图案lp1、第二焊盘图案lp2和第三焊盘图案lp3以及金属结构mrs之后，可以省略第一缓冲绝缘层101、下部牺牲层103、第二缓冲绝缘层105和导电支撑层sp的形成。
177.参照图41a和图41b，可以在导电支撑层sp上形成先前参照图30a和图30b描述的模具结构pst、平坦化绝缘层120和垂直结构vs。
178.接下来，可以执行工艺以用源极导电图案sc替换第一缓冲绝缘层101、下部牺牲层103和第二缓冲绝缘层105，如参照图32a和图32b所述。
179.此后，可以形成堆叠st、单元接触插塞cplg和第一至第四穿透插塞tp1-tp4，如参照图32a、图32b、图33a和图33b所述。
180.根据一实施方式，金属结构可以与半导体层接触，并且当有电流流过半导体层时，金属结构可以帮助防止否则可能由于半导体层中的第一绝缘图案和第二绝缘图案而发生的半导体层的电阻增大。因此，可以防止半导体器件的操作速度的降低。在一实现方式中，半导体层和金属结构可以用作穿透插塞和垂直结构之间的高速电流路径，因此，可以帮助改善半导体器件的电特性和可靠性特性。
181.根据一实施方式，金属结构可以在与第一焊盘图案、第二焊盘图案和第三焊盘图案相同的水平处，因此，可以容易地形成与其连接的第一至第四穿透插塞。
182.一个或更多个实施方式可以提供具有改善的可靠性和提高的集成密度的半导体器件。
183.这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上而不是出于限制的目的被使用和解释。在一些情况下，在提交本技术时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另外特别指明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐明的本发明的精神和范围的情
况下，可以进行形式和细节上的各种改变。
184.2020年9月23日在韩国知识产权局提交的名称为“半导体器件和包括其的电子系统”的第10-2020-0123080号韩国专利申请通过引用全文合并于此。