具有带有经掺杂的子鳍部区域的ω形鳍部的非平面半导体器件及其制造方法与流程

具有带有经掺杂的子鳍部区域的
ω
形鳍部的非平面半导体器件及其制造方法
1.本技术为分案申请，其原申请是2016年11月25日进入中国国家阶段、 国际申请日为2014年6月26日的国际专利申请pct/us2014/044433，该 原申请的中国国家申请号是201480079228.2，发明名称为“具有带有经掺 杂的子鳍部区域的ω形鳍部的非平面半导体器件及其制造方法”。
技术领域
2.本发明的实施例属于半导体器件和处理的领域，具体而言，属于非平 面半导体器件以及制造非平面半导体器件的方法，该非平面半导体器件具 有ω形鳍部(omega-fins)，该ω形鳍部具有经掺杂的子鳍部区域。


背景技术：

3.在过去几十年中，集成电路中的特征的缩小已经是不断增长的半导体 工业背后的驱动力。缩小到越来越小的特征实现了在半导体芯片的有限基 板面上的功能单元的增大的密度。例如，缩小晶体管大小允许在芯片上包 含更多数量的存储器或逻辑器件，导致增大容量的产品的制造。然而，对 于越来越大的容量的驱动并不是没有问题。优化每个器件的性能的必要性 变得越来越重要。
4.在集成电路器件的制造中，多栅极晶体管(例如，三栅极晶体管)随 着器件尺寸不断缩小而变得更加普遍。在常规工艺中，通常在体硅衬底或 绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，体硅衬底是优选的， 因为其较低的成本以及与现有的高产体硅衬底基础结构的兼容性。
5.然而，减小多栅极晶体管不是没有后果的。随着微电子电路的这些基 本构件块的尺寸减小，并且随着在给定区域中制造的基本构件块的绝对数 量增加，对用于制造这些构件块的半导体工艺的约束已经变得非常显著。
附图说明
6.图1a是具有向外成锥形的经掺杂的子鳍部区域的非平面半导体器件 的部分的横截面视图。
7.图1b是根据本发明的实施例的具有ω形鳍部的非平面半导体器件的部 分的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域。
8.图2a-2i例示了根据本发明的实施例的制造具有ω形鳍部的非平面半 导体器件的方法中的各个操作的横截面视图，该ω形鳍部具有经掺杂的子 鳍部区域，其中：
9.图2a例示了具有在其中蚀刻的鳍部和与其共形形成的催化剂层的体 半导体衬底；
10.图2b例示了在多个鳍部上和之上形成掩模之后的图2a的结构；
11.图2c例示了在使掩模凹陷以形成凹陷掩模之后的图2b的结构；
12.图2d例示了在去除催化剂层的暴露出的部分之后的图2c的结构；
13.图2e例示了在去除凹陷掩模以暴露出经图案化的催化剂层之后的图 2d的结构；
14.图2f例示了在子鳍部区域的催化氧化之后的图2e的结构；
15.图2g例示了在去除经图案化的催化剂层和形成的氧化物层之后的图 2f的结构；
16.图2h例示了在形成固态掺杂剂源层和可任选的覆盖层之后的图2g的 结构；
17.图2i例示了在图案化固态掺杂剂源层和可任选的覆盖层之后的图2h 的结构。
18.图3a例示了根据本发明的实施例的具有ω形鳍部的非平面半导体器 件的横截面视图，该ω形鳍部具有经掺杂的子鳍部区域。
19.图3b例示了根据本发明的实施例的沿着图3a的半导体器件的a-a'轴 截取的平面图。
20.图4例示了根据本发明的一个实施方式的计算设备。
具体实施方式
21.说明了具有ω形鳍部的非平面半导体器件以及制造具有ω形鳍部的非 平面半导体器件的方法，该ω形鳍部具有经掺杂的子鳍部区域。在以下说 明中，阐述了许多具体细节，例如特定的集成和材料状况，以便提供对本 发明的实施例的透彻理解。对于本领域技术人员显而易见的是，本发明的 实施例可以在没有这些具体细节的情况下得以实施。在其它实例中，没有 详细说明诸如集成电路设计布局之类的公知特征，以免不必要地使得本发 明的实施例难以理解。此外，要理解的是，附图中所示的各个实施例是说 明性表示，而不一定按比例绘制。
22.本文所述的一个或多个实施例针对用于制造用于增强的子鳍部掺杂的 ω形鳍部的方案。应用可以包括但不限于10nm以下的工艺技术节点。在一 个或多个实施例中，固态子鳍部掺杂源技术和子鳍部区域的催化氧化技术 两者用于半导体器件制造。
23.具体而言，本文所述的一个或多个实施例提供了用于制造ω形鳍部结 构的方案。对于例如10nm以下的技术节点，这种ω形鳍部结构可以有利 于紧密间隔的鳍部中的增强的子鳍部掺杂。可以通过沉积硼或磷掺杂的氧 化物(bsg/psg)并随后沉积覆盖sin层来实现子鳍部掺杂。使用退火工 艺来驱使掺杂剂从bsg或psg层进入子鳍部中。至子鳍部中的掺杂的程度 与bsg或psg层的厚度直接相关。此外，可能需要最小厚度的sin来驱使 掺杂剂进入子鳍部中，而不是使掺杂剂逸出到鳍部之间的空间中。然而， 所需的最小bsg/psg和sin厚度的组合可以使得实现子掺杂变得困难，因 为鳍部间距减小。虽然可以缩放鳍部间距，但是bsg/psg和sin厚度可能 并非成比例地缩放，构成了挑战。本文所述的实施例提供了相对于有源(突 出的)鳍部部分宽度减小的子鳍部的制造，从而产生ω形鳍部。在一个这 样的实施例中，即使在减小鳍部间距之后，ω形鳍部的制造在子鳍部区域 中提供了另外的空间，以用于沉积所需的bsg/psg或sin层厚度。
24.为了为本文涉及的一些概念提供参考点，图1a是非平面半导体器件的 部分的横截面视图，该非平面半导体器件具有向外成锥形的经掺杂的子鳍 部区域。参考图1a，提供了具有在其中蚀刻的鳍部102的体硅衬底100。 鳍部102直接形成在体衬底100中，因此形成为与体衬底100连续。每个 鳍部102可以被说明为具有子鳍部区域102a和突出部分102b。突出部分 102b是最终在其上形成栅极电极的部分。如图1a所示，每个子鳍部区域102a是向外
成锥形的。固态掺杂剂源层120和可任选的覆盖层122被局限 于子鳍部区域102a。固态掺杂剂源层120可以最终用于掺杂子鳍部区域 102a。如上所述，至少部分地由于子鳍部区域102a的向外锥形，鳍部102 的下部部分以及因此固态掺杂剂源层120和可任选的覆盖层122彼此紧密 靠近，使得这种特征的缩放非常困难。
25.为了提供进一步的上下文，已经被实施以解决缩放挑战的方案涉及以 下各项中的一个或多个：(a)增大固态掺杂剂源层中(例如，在bsg/psg 中)的掺杂剂浓度或(b)增大覆盖层(例如，sin)的密度以防止掺杂剂
ꢀ“
逸出”到鳍部之间的空间。总体上，本文所述的实施例实现了开辟子鳍 部区域中的空间以便于沉积所需的bsg/psg和sin膜。在一个这样的实施 例中，通过选择性催化氧化来实现在子鳍部区域中产生空间的工艺，如下 面更详细说明的。
26.因此，与图1a相比，图1b是根据本发明的实施例的具有ω形鳍部的 非平面半导体器件的部分的横截面视图，该ω形鳍部具有经掺杂的子鳍部 区域。参考图1b，提供了具有在其中蚀刻的ω形鳍部152的体硅衬底150。 ω形鳍部152直接形成在体衬底150中，因此形成为与体衬底150连续。 每个ω形鳍部152可以被说明为具有子鳍部区域152a和突出部分152b。 突出部分152b是最终在其上形成栅极电极的部分。如图1b所示，每个子 鳍部区域152a比相对应的突出部分152b窄。固态掺杂剂源层120和可任 选的覆盖层122被局限于子鳍部区域152a。固态掺杂剂源层120可以最终 用于掺杂子鳍部区域152a。如上所述，至少部分地由于ω形鳍部几何形状， ω形鳍部152的下部部分以及因此固态掺杂剂源层120和可任选的覆盖层 122相对而言彼此不紧密靠近，使得这种特征的缩放可行。
27.在特定实施方式中，用于产生ω形鳍部结构的工艺流程包括使用通过 原子层沉积(ald)沉积的氧化催化剂层来在鳍部的所有暴露出的表面上 提供催化剂。然而，可能仅在多个半导体鳍部的子鳍部区域中需要催化剂。 因此，下面说明一种工艺，其保护子鳍部区域中的催化剂，同时从有源鳍 部区去除催化剂。在一个实施例中，该方案通过在催化剂沉积之后使用碳 硬掩模(chm)填充鳍部之间的空间来实现。然后使用例如干法蚀刻技术 使chm凹陷到所希望的深度。一旦chm凹陷，则例如通过湿法蚀刻工艺 去除有源鳍部区域中暴露出的催化剂。余留在子鳍部区域中的空间中的 chm可以通过灰化技术去除，从而留下子鳍部区域中暴露出的催化剂。在 该阶段，可以使用低压氧化来氧化子鳍部区域中的硅。在子鳍部区域中催 化剂的存在使得氧化比先前去除了催化剂的有源鳍部区域要快大约10-15 倍。在执行氧化之后，可以通过湿法蚀刻去除催化剂和氧化物，从而产生ω 形鳍部结构。
28.在示例性工艺方案中，图2a-2i例示了根据本发明的实施例的制造具 有ω形鳍部的非平面半导体器件的方法中的各个操作的横截面视图，该ω 形鳍部具有经掺杂的子鳍部区域。
29.参考图2a，提供了具有在其中蚀刻的鳍部202的体半导体衬底200， 例如体单晶硅衬底。
30.在实施例中，鳍部直接形成在体衬底200中，因而形成为与体衬底200 连续。因鳍部202的制造而余留的制造物也可能存在。例如，尽管未示出， 但是硬掩模层(例如，氮化硅硬掩模层)和衬垫(pad)氧化物层(例如， 二氧化硅层)可以余留在鳍部202的顶部。在一个实施例中，体衬底200 以及因此鳍部202在该阶段是未掺杂的或轻掺杂的。例如，在特定实
倍)。因此，这种选择性的催化氧化实现了将子鳍部区域202a相对快速地 转换成氧化物层212(例如，氧化硅或二氧化硅)，而不会显著地氧化鳍部 202的突出部分202b。因此，在一个实施例中，鳍部202的余留的硅提供 了ω形鳍部214，其具有比上覆的突出鳍部部分214b窄的子鳍部区域214a， 如图2f所示。要意识到的是，至少一些氧化可以发生在鳍部202的突出部 分202b上；然而，与子鳍部区域202a相比，氧化程度可以忽略。
42.参考图2g，去除经图案化的催化剂层210和氧化物层212，以显露出 ω形鳍部214的子鳍部区域214a和突出区域214b。
43.在一个这样的实施例中，催化剂层是al2o3层或者包括al2o3层，氧化 物层212是sio2层或者包括sio2层，并且湿法蚀刻工艺基于氢氟酸(hf)。 在特定实施例中，以单个湿法蚀刻操作去除经图案化的催化剂层210和氧 化物层212。然而，在其它实施例中，以接连的湿法蚀刻操作去除经图案化 的催化剂层210和氧化物层212。
44.参考图2h，固态掺杂剂源层216与图2g的衬底200/ω形鳍部214结 构共形形成。
45.在第一实施例中，固态掺杂剂源层216是由电介质层构成的p型固态 掺杂剂源层，其中包含诸如(但不限于)p型掺杂氧化物、氮化物或碳化物 层之类的p型掺杂剂。在一个具体的这种实施例中，p型固态掺杂剂源层是 硼硅酸盐玻璃层。p型固态掺杂剂源层可以通过适于在ω形鳍部214上提 供共形层的工艺来形成。例如，在一个实施例中，p型固态掺杂剂源层通过 化学气相沉积(cvd)工艺或其它沉积工艺(例如，ald、pecvd、pvd、 hdp辅助cvd、低温cvd)形成为图2g的整个结构之上的共形层。在特 定实施例中，p型固态掺杂剂源层是bsg层，其具有大约在0.1-10重量％ 范围内的浓度的硼。
46.在第二实施例中，固态掺杂剂源层216是由电介质层构成的n型固态 掺杂剂源层，其中包含诸如(但不限于)n型掺杂氧化物、氮化物或碳化 物层之类的n型掺杂剂。在一个具体的这种实施例中，n型固态掺杂剂源 层是磷硅酸盐玻璃层或砷硅酸盐玻璃层。n型固态掺杂剂源层可以通过适 于在ω形鳍部214上提供共形层的工艺来形成。例如，在一个实施例中，n 型固态掺杂剂源层通过化学气相沉积(cvd)工艺或其它沉积工艺(例如， ald、pecvd、pvd、hdp辅助cvd、低温cvd)形成为图2g的整个 结构之上的共形层。在特定实施例中，n型固态掺杂物源层是psg层或 assg层，其分别具有大约在0.1-10重量％范围内的浓度的磷或砷。
47.在实施例中，同样如图2h所示，在固态掺杂剂源层216上可任选地形 成覆盖层218。在一个这样的实施例中，覆盖层218形成为原位形成的覆盖 层，以在随后暴露于环境条件期间保护固态掺杂剂源层216。在具体实施例 中，覆盖层是氮化物层，例如氮化硅层。
48.参考图2i，对固态掺杂剂源层216和(如果存在的话)覆盖层218进 行图案化，以形成经图案化的固态掺杂剂源层220和经图案化的覆盖层222。
49.在实施例中，通过等离子体、气相或湿法蚀刻工艺来图案化固态掺杂 剂源层216和覆盖层218。固态掺杂剂源层216和覆盖层218的图案化可以 在相同或不同的处理操作中执行。尽管未示出，但在实施例中，该图案化 包括首先形成电介质填充层以及随后使其凹陷，该电介质填充层形成在图 2h的结构上方。可以使这个电介质填充层凹陷以暴露出ω形鳍部214的突 出部分214b，同时凹陷至与子鳍部区域214a的高度大致相同的高度。固 态掺杂剂源层216和覆盖层218顺序地同时凹陷至与电介质填充层大致相 同的水平。因此，在一个实施例中，所得到的经图案化的固态掺杂剂源极 层220局限于多个ω形鳍部214的子鳍
部区域214a，如图2i所示。
50.在实施例中，在形成经图案化的固态掺杂剂源极层220和可任选的经 图案化的覆盖层222之后，执行驱入退火(drive-in anneal)以提供ω鳍部 214的经掺杂的子鳍部区域214a。具体而言，在加热后，诸如硼、磷或砷 掺杂剂原子之类的来自经图案化的固态掺杂剂源层220的掺杂剂扩散到子 鳍部区域214a中。该扩散还可以导致体衬底部分200内的掺杂，其中，相 邻的鳍部214共享体衬底200中的公共掺杂区。以此方式，ω形鳍部214 的突出部分214b基本上保持结合图2a所述的鳍部202和原始体衬底200 的掺杂分布。结果，在突出部分214b与经掺杂的子鳍部区域(现在掺杂的 214a)之间可以存在掺杂分布界面。在一个这样的实施例中，界面表示掺 杂浓度阶梯或快速梯度变化，其中，经掺杂的子鳍部区域具有2e18原子/cm3或更大的总掺杂剂浓度，而突出部分214b具有显著小于2e18原子/cm3的 总掺杂剂浓度，例如具有大约5e17原子/cm3或更小的总掺杂剂浓度。在实 施例中，跨整个子鳍部区域对经掺杂的子鳍部区域进行掺杂。在实施例中， 驱入操作在大约800-1050摄氏度范围内的温度下执行。
51.因此，本文所述的一个或多个实施例包括在鳍部蚀刻之后使用被沉积 在鳍部上的固体源掺杂层(例如，bsg、psg或assg)。然后，在沟槽填 充和抛光之后，掺杂层与沟槽填充材料一起凹陷以限定器件的鳍部高度 (hsi)。该操作从hsi之上的鳍部侧壁去除了掺杂层。因此，掺杂层仅沿 着子鳍部区域中的鳍部侧壁而存在，这确保了对掺杂布置的精确控制。在 驱入退火之后，高掺杂局限于子鳍部区域，在鳍部的hsi之上的相邻区域 (其形成晶体管的沟道区)中快速地转变为低掺杂。
52.通常，再次参考图2a-2i，在实施例中，针对nmos鳍部掺杂实施硼 硅酸盐玻璃(bsg)，而针对pmos鳍部掺杂实施磷硅酸盐(psg)或砷硅 酸盐玻璃(assg)层。要意识到的是，在实施例中，涉及针对公共衬底上 的不同相应鳍部的nmos鳍部掺杂和pmos鳍部掺杂两者的工艺方案可能 增加一些集成复杂性，但是完全在本发明的实施例的精神和范围内。
53.更一般地参考图1a、图1b和图2a-2i，本文所述的一个或多个实施例 针对一种工艺，该工艺例如通过三栅极掺杂的玻璃子鳍部外扩散的方式选 择性地掺杂在体硅晶圆上制造的三栅极或finfet晶体管的子鳍部区域。例 如，上述是选择性地掺杂三栅极或finfet晶体管的子鳍部区域以减轻子鳍 部泄漏，而同时保持鳍部低掺杂的工艺。固态掺杂源(例如，p型和n型掺 杂的氧化物、氮化物或碳化物)至晶体管工艺流程中的并入(其在从鳍部 侧壁凹陷之后)将阱掺杂传递至子鳍部区域中，同时保持鳍部本体相对未 掺杂。另外，在实施例中，本文所述的一个或多个方案实现了体鳍部的有 源部分的底部与有源部分和余留的体部分(例如，栅极控制区域下的部分) 之间的掺杂边界的自对准。
54.例如，可能希望将体硅用于鳍部或三栅极。然而，存在以下顾虑：在 器件的有源硅鳍部部分(例如，栅极控制区域或hsi)下方的区域(子鳍部) 处于减弱的栅极控制下或处于无栅极控制下。因此，如果源极区或漏极区 处于或低于hsi点，则可能存在通过子鳍部区域的泄漏路径。根据本发明 的实施例，为了解决上述问题，通过子鳍部掺杂提供了足够的掺杂，而不 必将相同程度的掺杂传递至鳍部的hsi部分。
55.为了提供进一步的上下文，解决上述问题的常规方案涉及使用阱注入 操作，其中，子鳍部区域被重掺杂(例如，远大于2e18/cm3)，其关断了子 鳍部泄漏，但也导致在鳍部中的大量掺杂。晕环注入物(halo implant)的 添加进一步增大了鳍部掺杂，使得后端工艺
鳍部以高水平被掺杂(例如， 大于大约1e18/cm3)。相比之下，本文所述的一个或多个实施例在鳍部中提 供低掺杂，这可以是有益的，因为通过提高载流子迁移率实现了较高的电 流驱动，否则它会由于高掺杂的沟道器件的电离杂质散射而降低。此外， 由于阈值电压(vt)的随机变化与掺杂密度的平方根成正比，所以低掺杂 器件还具有降低vt中的随机失配的优点。这使得产品能够在较低电压下进 行操作而没有功能故障。同时，正好在鳍部下方的区域(即，子鳍部)必 须被高度地掺杂，以便防止子鳍部源极-漏极泄漏。用于将该掺杂传递至子 鳍部区域的常规注入步骤也大量地掺杂鳍部区域，使得不可能同时实现低 掺杂鳍部和抑制子鳍部泄漏。
56.要意识到的是，由上述示例性处理方案产生的结构(例如，图2i中的 结构)可以以相同或相似的形式用于后续处理操作以完成器件制造(例如， pmos和nmos器件制造)。作为完成的器件的示例，图3a和图3b分别 例示了根据本发明的实施例的具有ω形鳍部的非平面半导体器件的横截面 视图和(沿着横截面视图的a-a'轴截取的)平面图，该ω形鳍部具有经掺杂 的子鳍部区域。
57.参考图3a，半导体结构或器件300包括由衬底302形成且在隔离区306 内形成的非平面有源区(例如，包括突出鳍部部分304和子鳍部区域305 的鳍部结构)。根据本发明的实施例，子鳍部区域305比相对应的突出部分 304窄，并且因此为鳍部提供了ω形鳍部几何形状。此外，对应于上述实 施例，在实施例中，固态掺杂剂源层390和可任选的覆盖层392可以沿着 子鳍部区域305的侧壁而保留在该结构中。
58.在一个实施例，多个半导体鳍部304/305中的每一个鳍部都具有ω形 鳍部几何形状，如图3a所示。在一个实施例中，多个半导体鳍部中的每一 个半导体鳍部的突出部分304都具有大约10纳米或更小的宽度。在一个实 施例中，固态掺杂剂源层390具有与多个半导体鳍部中的每一个半导体鳍 部的子鳍部部分305和突出部分304之间的界面大致共面的顶部表面，如 图3a所示。在一个实施例中，隔离层306具有与多个半导体鳍部中的每一 个半导体鳍部的子鳍部部分305和突出部分304之间的界面大致共面的顶 部表面，如图3a所示。在一个实施例中，固态掺杂剂源层390是硼硅酸盐 玻璃(bsg)层。在一个实施例中，固态掺杂剂源层390是磷硅酸盐玻璃 (psg)层或砷硅酸盐玻璃(assg)层。在一个实施例中，覆盖层392由 氮化硅构成。在一个实施例中，覆盖层392具有与多个半导体鳍部中的每 一个半导体鳍部的子鳍部部分305和突出部分304之间的界面大致共面的 顶部表面，如图3a所示。
59.还如图3a所示，在实施例中，在突出鳍部部分304与子鳍部区域305 的掺杂分布之间存在界面380。界面380可以是相对突然的转变区域。一个 或多个实施例将来自掺杂工艺的掺杂剂限制或基本上限制于半导体器件的 子鳍部区域。作为示例，掺杂浓度的转变可以从子鳍部区域快速下降到突 出鳍部区域。在一个这样的实施例中，转变基本上是立即的，其中，对于 突出部分中的每一个突出部分具有小于约5e17原子/cm3的掺杂剂浓度，而 对于相对应的子鳍部区域具有大于约2e18原子/cm3的掺杂剂浓度。此外， 在子鳍部区域305下方的衬底部分可以被掺杂，在一个意义上形成阱区域。 在一个实施例中，衬底302的下部部分至少部分地通过从固态掺杂源(例 如，层390)向下扩散到下面的衬底中来被掺杂。
60.再次参考图3a，栅极线308设置在非平面有源区的突出部分304上方 并且在隔离区306的部分上方。如所示的，栅极线308包括栅极电极350 和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质覆盖 层354。从该透视图中还可以看到栅极接触部
314和上覆栅极接触部过孔 316以及上覆金属互连件360，所有这些都被设置在层间电介质叠置体或层 370中。从图3a的透视图中还可以看到，在一个实施例中，栅极接触部314 设置在隔离区306上方，但不在非平面有源区上方。
61.参考图3b，栅极线308被示出为设置在突出鳍部部分304上方。从该 透视图可以看到突出鳍部部分304的源极区304a和漏极区304b。在一个 实施例中，源极区304a和漏极区304b是突出鳍部部分304的原始材料的 掺杂部分。在另一实施例中，突出鳍部部分304的材料被去除，并且例如 通过外延沉积被另一半导体材料替代。在任一情况下，源极区304a和漏极 区304b可以在电介质层306的高度以下延伸，即延伸到子鳍部区域305中。 根据本发明的实施例，较重地掺杂的子鳍部区域305(即，在界面380下方 的鳍部的经掺杂的部分)抑制通过体半导体鳍部的该部分的源极到漏极的 泄漏。
62.在实施例中，半导体结构或器件300是非平面器件，例如但不限于 finfet或三栅极器件。在这样一个实施例中，相对应的半导体沟道区由三 维本体构成或形成在三维本体中。在一个这样的实施例中，栅极线308的 栅极电极叠置体至少围绕该三维本体的顶部表面和一对侧壁，如图3a所 示。
63.衬底302可以由半导体材料构成，该半导体材料可以承受制造工艺并 且电荷可以在其中迁移。在实施例中，衬底302是体衬底，其由掺杂有电 荷载流子(例如，但不限于，磷、砷、硼或其组合)以形成有源区304的 晶体硅、硅/锗或锗层构成。在一个实施例中，体衬底302中的硅原子的浓 度大于97％。在另一个实施例中，体衬底302由生长在不同晶体衬底顶部 的外延层构成，例如在硼掺杂的体硅单晶衬底顶部生长的硅外延层。体衬 底302可以可替换地由iii-v族材料构成。在实施例中，体衬底302由iii-v 族材料构成，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、 砷化铟镓、砷化铝镓、磷化铟镓，或其组合。在一个实施例中，体衬底302 由iii-v族材料构成，并且电荷载流子掺杂剂杂质原子是以下原子：例如但 不限于碳、硅、锗、氧、硫、硒或碲。
64.隔离区306可以由一种材料构成，该材料适于最终将永久栅极结构的 部分与下方体衬底电隔离或有助于该电隔离，或者隔离在下方体衬底内形 成的有源区，例如隔离鳍部有源区。例如，在一个实施例中，隔离区306 由电介质材料构成，例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂 的氮化硅。
65.栅极线308可以由包括栅极电介质层352和栅极电极层350的栅极电 极叠置体构成。在实施例中，栅极电极叠置体中的栅极电极由金属栅极构 成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电 介质层由以下材料构成：例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化 镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧 化铝、氧化铅钪钽、铌酸锌铅或其组合。此外，栅极电介质层的部分可以 包括原生氧化物层，其由衬底302的顶部几层形成。在实施例中，栅极电 介质层由顶部高k部分和下部部分构成，其由半导体材料的氧化物构成。 在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化 硅的底部部分构成。
66.在一个实施例中，栅极电极由金属层构成，例如但不限于，金属氮化 物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、 钯、铂、钴、镍、或导电金属氧化物。在一个具体实施例中，栅极电极由 在金属功函数设定层之上形成的非功函数设定填充材料构成。
67.尽管未示出，但与栅极电极叠置体相关联的间隔体可以由适于最终将 永久栅极结构与相邻导电接触部(例如，自对准接触部)电隔离或有助于 该电隔离的材料构成。例如，在一个实施例中，间隔体由电介质材料构成， 例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
68.栅极接触部314和上覆栅极接触部过孔316可以由导电材料构成。在 实施例中，接触部或过孔中的一个或多个由金属类构成。金属类可以是诸 如钨、镍或钴之类的纯金属，或者可以是合金，例如金属-金属合金或者金 属-半导体合金(例如，硅化物材料)。
69.在实施例中(尽管未示出)，提供结构300包括形成接触部图案，其基 本上与现有的栅极图案完美对准，同时无需使用具有非常严格的配准预算 的光刻步骤。在一个这样的实施例中，该方案实现了使用固有地高度选择 性的湿法蚀刻(例如，与常规实施的干法蚀刻或等离子体蚀刻相比)来生 成接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插塞光 刻操作来形成接触部图案。在一个这样的实施例中，该方案实现了消除对 如在常规方案中使用的用以生成接触部图案的其它关键的光刻操作的需 要。在实施例中，沟槽接触部栅格不单独被图案化，而是形成在多晶硅(栅 极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在 栅极光栅切口之前形成沟槽接触部栅格。
70.此外，栅极叠置体结构308可以通过替代栅极工艺制造。在这样的方 案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚设栅极材料，并用永 久栅极电极材料来替代。在一个这样的实施例中，在该工艺中也形成了永 久栅极电介质层，这与从早期处理所完成的相反。在实施例中，通过干法 蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅 或非晶硅构成，并且用包括使用sf6的干法蚀刻工艺去除。在另一个实施例 中，虚设栅极由多晶硅或非晶硅构成，并且用包括使用nh4oh水溶液或四 甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅 构成，并且用包括磷酸水溶液的湿法蚀刻去除。
71.在实施例中，本文所述的一个或多个方案实质上考虑了与虚设和替代 接触部工艺结合的虚设和替代栅极工艺以得到结构300。在一个这样的实施 例中，在替代栅极工艺之后执行替代接触部工艺，以允许永久栅极叠置体 的至少部分的高温退火。例如，在一个这样的具体实施例中，例如在形成 栅极电介质层之后，在大于大约600摄氏度的温度下执行永久栅极结构的 至少部分的退火。在形成永久接触部之前执行退火。
72.再次参考图3a，半导体结构或器件300的设置将栅极接触部放置于隔 离区上方。这个设置可以被视为对布局空间的低效使用。然而，在另一个 实施例中，半导体器件具有接触部结构，该接触部结构接触栅极电极在有 源区上方形成的部分。通常，在栅极的有源部分上方以及在与沟槽接触部 过孔相同的层中形成栅极接触部结构(例如，过孔)之前(例如，除其之 外)，本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触部工 艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电 路制造)的沟槽接触部结构。在实施例中，沟槽接触部图案形成为与现有 的栅极图案对准。相比之下，常规方案典型地涉及另外的光刻工艺，其中， 光刻接触部图案与现有的栅极图案的严格配准结合选择性接触部蚀刻。例 如，常规工艺可以包括借助于接触部特征的单独图案化对多晶(栅极)栅 格进行图案化。
73.要意识到的是，并非需要实施上述工艺的所有方面以落在本发明的实 施例的精
神和范围内。例如，在一个实施例中，在栅极叠置体的有源部分 上方制造栅极接触部之前不需要形成虚设栅极。上述栅极叠置体实际上可 以是最初形成的永久栅极叠置体。此外，本文所述的工艺可以用于制造一 个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实 施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(mos)晶 体管，或者是双极型晶体管。此外，在实施例中，半导体器件具有三维架 构，例如三栅极器件、独立访问的双栅极器件或fin-fet。一个或多个实 施例对于以10纳米(10nm)或更小(例如，7nm)技术节点来制造半导体 器件而言可以特别地有用。
74.图4例示了根据本发明的一个实施方式的计算设备400。计算设备400 容纳板402。板402可以包括多个部件，包括但不限于处理器404和至少一 个通信芯片406。处理器404物理耦合并电耦合到板402。在一些实施方式 中，至少一个通信芯片406也物理耦合并电耦合到板402。在其它实施方式 中，通信芯片406是处理器404的部分。
75.取决于其应用，计算设备400可以包括其它部件，其可以物理耦合并 电耦合到板402或者可以不耦合到板402。这些其它部件包括但不限于易失 性存储器(例如，dram)、非易失性存储器(例如，rom)、闪存、图形 处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏 显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率 放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、 相机和大容量储存设备(例如，硬盘驱动器、光盘(cd)、数字多用途盘 (dvd)等等)。
76.通信芯片406实现了用于往返于计算设备400进行数据传送的无线通 信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质 的经调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信 道等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中 它们可能不包含。通信芯片406可以实施多种无线标准或协议中的任何无 线标准或协议，包括但不限于wi-fi(ieee 802.11族)、wimax(ieee 802.16 族)、ieee 802.20、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、 edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被 指定为3g、4g、5g及更先进的任何其它无线协议。计算设备400可以包 括多个通信芯片406。例如，第一通信芯片406可以专用于较短距离的无线 通信，例如wi-fi和蓝牙，而第二通信芯片406可以专用于较长距离的无线 通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do及其它。
77.计算设备400的处理器404包括封装在处理器404内的集成电路管芯。 在本发明的实施例的一些实施方式中，处理器的集成电路管芯包括一个或 多个器件，例如根据本发明的实施方式构建的mos-fet晶体管。术语“处 理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的 电子数据，并且将该电子数据转换为可以存储在寄存器和/或存储器中的其 它电子数据。
78.通信芯片406也包括封装在通信芯片406内的集成电路管芯。根据本 发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个器件，例 如根据本发明的实施方式构建的mos-fet晶体管。
79.在其它实施方式中，容纳在计算设备400内的另一个部件可以包含集 成电路管芯，其包括一个或多个器件，例如根据本发明的实施例的实施方 式构建的mos-fet晶体管。
80.在各个实施例中，计算设备400可以是膝上型电脑、上网本电脑、笔 记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(pda)、超 移动pc、移动电话、台式计算机、服
务器、打印机、扫描器、监视器、机 顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频记录器。 在其它实施方式中，计算设备400可以是处理数据的任何其它电子设备。
81.因而，本发明的实施例包括具有ω形鳍部的非平面半导体器件以及制 造具有ω形鳍部的非平面半导体器件的方法，该ω形鳍部具有经掺杂的子 鳍部区域。
82.在实施例中，一种半导体器件，包括多个半导体鳍部，所述多个半导 体鳍部设置在半导体衬底之上，每个半导体鳍部具有在突出部分下方的子 鳍部部分，所述子鳍部部分比所述突出部分窄。固态掺杂剂源层，所述固 态掺杂剂源层设置在所述半导体衬底之上，与所述多个半导体鳍部中的每 一个半导体鳍部的子鳍部区域共形，但不与所述突出部分共形。隔离层， 所述隔离层设置在所述固态掺杂剂源层之上并且在所述多个半导体鳍部的 所述子鳍部区域之间。栅极叠置体，所述栅极叠置体设置在所述隔离层之 上并且与所述多个半导体鳍部中的每一个半导体鳍部的所述突出部分共 形，所述栅极叠置体包括栅极电介质层和栅极电极。源极区和漏极区，所 述源极区和所述漏极区设置在所述多个半导体鳍部中的每一个半导体鳍部 的所述突出部分中，所述源极区和所述漏极区位于所述栅极叠置体的任一 侧上。
83.在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部具有ω 形鳍部几何形状。
84.在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部的所述 突出部分具有大约10纳米或更小的宽度。
85.在一个实施例中，所述固态掺杂剂源层的顶部表面与所述多个半导体 鳍部中的每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面 大致共面。
86.在一个实施例中，所述隔离层的顶部表面与所述多个半导体鳍部中的 每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面大致共 面。
87.在一个实施例中，所述固态掺杂剂源层是硼硅酸盐玻璃(bsg)层。
88.在一个实施例中，所述固态掺杂剂源层是磷硅酸盐玻璃(psg)层或者 砷硅酸盐玻璃(assg)层。
89.在一个实施例中，所述半导体器件还包括覆盖层，所述覆盖层设置在 所述固态掺杂剂源层上并与所述固态掺杂剂源层共形。所述隔离层设置在 所述覆盖层上。
90.在一个实施例中，所述覆盖层由氮化硅构成，并且所述覆盖层的顶部 表面与所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部部分和所 述突出部分之间的界面大致共面。
91.在一个实施例中，所述半导体器件还包括掺杂剂浓度界面，所述掺杂 剂浓度界面位于所述多个半导体鳍部中的每一个半导体鳍部的每一个突出 部分与相对应的子鳍部部分之间。
92.在一个实施例中，所述掺杂剂浓度界面是针对所述多个半导体鳍部中 的每一个半导体鳍部的每一个突出部分而言小于约5e17原子/cm3和针对相 对应的子鳍部部分而言大于约2e18原子/cm3的突变。
93.在一个实施例中，设置在所述半导体衬底之上的所述多个半导体鳍部 是与体单晶硅衬底连续的多个单晶硅鳍部。
94.在实施例中，一种半导体器件，包括多个半导体鳍部，所述多个半导 体鳍部设置
在半导体衬底之上，每个半导体鳍部具有在突出部分下方的子 鳍部部分，所述子鳍部部分比所述突出部分窄。掺杂剂浓度界面，所述掺 杂剂浓度界面位于所述多个半导体鳍部中的每一个半导体鳍部的每一个突 出部分与相对应的子鳍部部分之间。隔离层，所述隔离层设置在所述多个 半导体鳍部的子鳍部区域之间。栅极叠置体，所述栅极叠置体设置在所述 隔离层之上并且与所述多个半导体鳍部中的每一个半导体鳍部的所述突出 部分共形，所述栅极叠置体包括栅极电介质层和栅极电极。源极区和漏极 区，所述源极区和所述漏极区设置在所述多个半导体鳍部中的每一个半导 体鳍部的所述突出部分中，所述源极区和所述漏极区位于所述栅极叠置体 的任一侧上。
95.在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部具有ω 形鳍部几何形状。
96.在一个实施例中，所述多个半导体鳍部中的每一个半导体鳍部的所述 突出部分具有大约10纳米或更小的宽度。
97.在一个实施例中，所述隔离层的顶部表面与所述多个半导体鳍部中的 每一个半导体鳍部的所述子鳍部部分和所述突出部分之间的界面大致共 面。
98.在一个实施例中，所述掺杂剂浓度界面是针对所述多个半导体鳍部中 的每一个半导体鳍部的每一个突出部分而言小于约5e17原子/cm3和针对相 对应的子鳍部部分而言大于约2e18原子/cm3的突变。
99.在一个实施例中，设置在所述半导体衬底之上的所述多个半导体鳍部 是与体单晶硅衬底连续的多个单晶硅鳍部。
100.在实施例中，一种制造半导体器件的方法，所述方法包括在半导体衬 底之上形成多个半导体鳍部。所述方法还包括在所述半导体衬底之上形成 与所述多个半导体鳍部共形的催化剂层。所述方法还包括在所述催化剂层 之上形成掩模。所述方法还包括使所述掩模和所述催化剂层凹陷至所述多 个半导体鳍部的顶部表面下方大致相同的水平，暴露出位于所述多个半导 体鳍部中的每一个半导体鳍部的子鳍部区域之上的所述多个半导体鳍部中 的每一个半导体鳍部的突出部分。所述方法还包括使用所述催化剂层来氧 化所述多个半导体鳍部中的每一个半导体鳍部的所述子鳍部区域的外部部 分，以便催化氧化所述子鳍部区域。所述方法还包括去除因氧化而形成的 氧化物，以提供具有比相对应的突出部分窄的子鳍部区域的多个ω形鳍部。
101.在一个实施例中，所述多个半导体鳍部是多个硅鳍部，并且形成所述 催化剂层包括形成与所述多个硅鳍部共形的al2o3层。
102.在一个实施例中，氧化所述子鳍部区域的所述外部部分包括将所述 al2o3层暴露于氢气和氧气的组合物(h2/o2)。
103.在一个实施例中，所述方法还包括在提供所述多个ω形鳍部之后，在 所述半导体衬底之上形成与所述多个ω形鳍部共形的固态掺杂剂源层。然 后使所述固态掺杂剂源层凹陷至与所述多个ω形鳍部的所述子鳍部区域大 致共面。然后驱使来自所述固态掺杂剂源层的掺杂剂进入所述多个ω形鳍 部中的每一个ω形鳍部的所述子鳍部区域中。
104.在一个实施例中，形成所述固态掺杂剂源层包括形成硼硅酸盐玻璃 (bsg)层。
105.在一个实施例中，形成所述固态掺杂剂源层包括形成磷硅酸盐玻璃 (psg)层或砷硅酸盐玻璃(assg)层。
106.在一个实施例中，所述方法还包括形成与所述多个ω形鳍部中的每一 个ω形鳍部的所述突出部分共形的栅极叠置体。然后在所述栅极叠置体的 任一侧上，在所述多个ω形鳍部中的每一个ω形鳍部的所述突出部分中形 成源极区和漏极区。