一种曼彻斯特编码的定时信息恢复电路的制作方法

1.本发明涉及一种定时信息恢复电路，特别涉及一种曼彻斯特编码的定时信息恢复电路。


背景技术：

2.曼彻斯特编码又叫相位编码，是一种自身携带定时信息的编码方式，可以比较方便的恢复出定时信息，常用于局域网通信、近场通信等领域。
3.常用的定时信息恢复电路主要分为两种，第一种是模拟电路，利用锁相环进行定时，第二种是数字电路，先对编码信号进行过采样，再进行数字信号处理恢复出定时信息。第一种虽然时钟恢复效果好，适用速度范围广，但是电路较为复杂，功耗高；第二种方案简单易实现，但是需要对编码信号进行过采样处理，过采样模数转换电路的速度是编码速率的数倍，因此只适用于低速的曼彻斯特编码，以降低过采样以及后续数字处理的速度与难度。


技术实现要素：

4.发明目的：本发明所要解决的技术问题是针对现有技术的不足，提供一种曼彻斯特编码的定时信息恢复电路。
5.为了解决上述技术问题，本发明公开了一种曼彻斯特编码的定时信息恢复电路。
6.一种曼彻斯特编码的定时信息恢复电路，包括第一驱动电路、第二驱动电路、第三驱动电路、第一延迟电路、第二延迟电路、第三延迟电路、第一异或门、第二异或门和或非门；
7.曼彻斯特编码信号连接至第一驱动电路和第一延迟电路的输入；
8.第一驱动电路的输出连接至第二驱动电路和第二延迟电路的输入；
9.第二驱动电路的输出连接至第一异或门的第一个输入；
10.第二延迟电路的输出连接至第一异或门的第二个输入；
11.第一延迟电路的输出连接至第三驱动电路和第三延迟电路的输入；
12.第三驱动电路的输出连接至第二异或门的第一个输入；
13.第三延迟电路的输出连接至第二异或门的第二个输入；
14.第一异或门的输出连接至或非门的第一个输入；
15.第二异或门的输出连接至或非门的第二个输入；
16.或非门的输出即为曼彻斯特编码的定时信息恢复电路的输出端；
17.最终输出曼彻斯特编码信号的定时信号。
18.第一驱动电路包括：第一晶体管m1、第二晶体管m2、第三晶体管m3和第四晶体管m4共四个晶体管，其中第一晶体管m1和第三晶体管m3为pmos管，第二晶体管m2和第四晶体管m4为nmos管；第一驱动电路的输入连接至第一晶体管m1和第二晶体管m2的栅极，第一晶体管m1的源极连接至电源vdd，第一晶体管m1的漏极连接至第二晶体管m2的漏极同时连接至
第三晶体管m3和第四晶体管m4的栅极，第二晶体管m2的源极连接至接地端gnd，第三晶体管m3的源极连接至电源vdd，第三晶体管m3的漏极连接至第四晶体管m4的漏极，第四晶体管m4的源极连接至接地端gnd，第四晶体管m4的漏极即为第一驱动电路的输出。
19.第一延迟电路包括4n个延迟单元和驱动电路，n为整数，实现1/2数据周期的延迟；4n个延迟单元级联，前一级的输出连接至下一级的输入，最后一级的输出连接至驱动电路的输入，驱动电路的输出即为第一延迟电路的输出；延迟单元为p型电流源管与n型电流源管共同控制的反相器，包括第五晶体管m5、第六晶体管m6、第七晶体管m7和第八晶体管m8，其中第五晶体管m5和第六晶体管m6为pmos管，第七晶体管m7和第八晶体管m8为nmos管，延迟单元的输入连接至第六晶体管m6和第七晶体管m7的栅极，第六晶体管m6的源极连接至第五晶体管m5的漏极，第六晶体管m6的漏极连接至第七晶体管m7的漏极，第五晶体管m5的源极连接至电源vdd，第五晶体管m5的栅极连接至电压vbp，第七晶体管m7的源极连接至第八晶体管m8的漏极，第八晶体管m8的源极连接至接地端gnd，第八晶体管m8的栅极连接至电压vbn；第五晶体管m5为由电压vbp控制的p型电流源管，第八晶体管m8为由电压vbn控制的n型电流源管，第六晶体管m6和第七晶体管m7组成反相器，电压vbp和电压vbn由另外的偏置电压产生电路产生；延迟单元的输出信号为输入信号的延迟并且反向。
20.4n个延迟单元的电压vbp均连接在一起，电压vbn也连接在一起；4n个延迟单元中的对应的晶体管尺寸相同；为保证末级延迟单元的延迟与前级延迟单元延迟的一致性，驱动电路中的第一晶体管m1管与延迟单元中的第六晶体管m6尺寸相同，驱动电路中的第二晶体管m2管与延迟单元中的第七晶体管m7尺寸相同，4n个延迟单元的负载电容大小均相同。
21.第二延迟电路包括2n个延迟单元和驱动电路，n为整数，实现1/4数据周期的延迟；2n个延迟单元级联，前一级的输出连接至下一级的输入，最后一级的输出连接至驱动电路的输入，驱动电路的输出即为第一延迟电路的输出；第二延迟电路中的延迟单元和第一延迟电路中的延迟单元相同；为保证末级延迟单元的延迟与前级延迟单元延迟的一致性，驱动电路中的第一晶体管m1管与延迟单元中的第六晶体管m6尺寸相同，驱动电路中的第二晶体管m2管与延迟单元中的第七晶体管m7尺寸相同，2n个延迟单元的负载电容大小均相同。
22.第一延迟电路、第二延迟电路和第三延迟电路中的电压vnp均连接在一起，电压vbn也均连接在一起。
23.第一延迟电路、第二延迟电路和第三延迟电路中通过调节电压vbn和电压vbp则可调节延迟电路中延迟单元的电流大小，从而调节延迟时间。
24.电压vbp和电压vbn由所述偏置电压产生电路产生，所述偏置电压产生电路由电阻r、第九晶体管m9、第十晶体管m10和第十一晶体管m11组成；
25.其中，第九晶体管m9和第十一晶体管m11为nmos管，第十晶体管m10为pmos管，电阻r的一端连接至vdd，另一端连接至第九晶体管m9的漏极，第九晶体管m9的栅极和漏极连一起，同时连接至第十一晶体管m11的栅极，第九晶体管m9的源极连接至gnd，第十一晶体管m11的源极连接至gnd，第十一晶体管m11的漏极连接至第十晶体管m10的漏极，第十晶体管m10的栅极连接至第十晶体管m10的漏极，第十晶体管m10的源极连接至vdd。第九晶体管m9和第十一晶体管m11的栅极即为电压vbn，第十晶体管m10的栅极为电压vbp，通过调节电阻r从而调节电流大小，通过电压vbn和电压vbp的镜像作用，调节延迟电路中延迟单元的电流大小，从而调节延迟时间。
26.利用曼彻斯特编码每个数据中间的跳变沿，在每个跳变沿处产生一个1/4数据周期宽度的脉冲信号，同时在延迟1/2个数据周期的曼彻斯特编码的每个跳变沿处也产生一个同样宽度的脉冲信号，这两个脉冲信号经过或非门合并后即为与曼彻斯特编码同步的定时信号。
27.第二驱动电路和第三驱动电路均与第一驱动电路结构相同。
28.第三延迟电路与第二延迟电路结构相同，延迟时间均为第一延迟电路的一半。
29.有益效果：电路结构简单、面积小、功耗低、成本低，适用于各种速度的曼彻斯特编码，可集成于采用曼彻斯特编码的通信系统中，同时也可用于数字信号的传输，如数字处理单元之间的数据传输，替代spi和i2c等数字数据传输模块的接口电路，可单根信号线实现数据传输，节省引脚成本。
附图说明
30.下面结合附图和具体实施方式对本发明做更进一步的具体说明，本发明的上述和/或其他方面的优点将会变得更加清楚。
31.图1是本发明的曼彻斯特编码的定时信息恢复电路的结构框图。
32.图2是本发明电路中各阶段波形示意图。
33.图3是本发明的驱动电路的结构图。
34.图4是本发明的延迟单元的结构图。
35.图5是本发明的第一延迟电路的结构图。
36.图6是本发明的第二延迟电路或第三延迟电路的结构图。
37.图7是本发明的偏置电压产生电路的结构图。
具体实施方式
38.本发明所述的曼彻斯特编码的定时信息恢复电路结构框图如图1所示，包括第一驱动电路、第二驱动电路、第三驱动电路、第一延迟电路、第二延迟电路、第三延迟电路、第一异或门、第二异或门和或非门。曼彻斯特编码信号连接至第一驱动电路和第一延迟电路的输入；第一驱动电路的输出连接至第二驱动电路和第二延迟电路的输入；第二驱动电路的输出连接至第一异或门的第一个输入；第二延迟电路的输出连接至第一异或门的第二个输入；第一延迟电路的输出连接至第三驱动电路和第三延迟电路的输入；第三驱动电路的输出连接至第二异或门的第一个输入；第三延迟电路的输出连接至第二异或门的第二个输入；第一异或门的输出连接至或非门的第一个输入；第二异或门的输出连接至或非门的第二个输入；或非门的输出即为曼彻斯特编码的定时信息恢复电路的输出端，最终输出曼彻斯特编码信号的定时信号。
39.电路内各阶段的波形示意图如图2所示，第一行为原始的二进制数据，第二行为编码前的数据波形，第三行(a/b/c)为曼彻斯特编码的波形，此处忽略驱动电路的延迟，第四行(d)为第二延迟电路的输出，即延迟1/4数据周期的曼彻斯特编码波形，第五行(e)为第一异或门的输出，即第三行和第四行的异或，为一连串的脉冲信号，每个脉冲的宽度均为1/4数据周期，同时该脉冲信号对应的每个曼彻斯特编码数据(a/b/c)的中间时刻均会有一个上升沿，也即对应的每个曼彻斯特编码数据(a/b/c)的3/4时刻均会有一个下降沿。第六行
(f/g)为第一延迟电路的输出，即为延迟1/2数据周期的曼彻斯特编码信号，第七行(h)为第三延迟电路的输出，即为延迟3/4数据周期的曼彻斯特编码信号，第八行(i)为第二异或门的输出，即第六行和第七行的异或，为一连串的脉冲信号，每个脉冲的宽度均为1/4数据周期，同时该脉冲信号对应的每个曼彻斯特编码数据(a/b/c)的初始时刻均会有一个上升沿，也即对应的每个曼彻斯特编码数据(a/b/c)的1/4时刻均会有一个下降沿。第九行(j)为或非门的输出，即第五行(e)和第八行(i)的或非，为一周期性方波信号，同时该方波信号的上升沿分别对应每个曼彻斯特编码数据(a/b/c)的1/4和3/4时刻，也即该周期性方波信号的周期为曼彻斯特编码数据(a/b/c)周期的一半，用该周期性方波信号对曼彻斯特编码进行采样，采样位置为每个曼彻斯特编码数据(a/b/c)的1/4和3/4时刻，利用该采样结果可以方便的在数字阈内进行解码。
40.在具体实施例中，所述驱动电路如图3所示，由两个反相器级联组成，包括第一晶体管m1、第二晶体管m2、第三晶体管m3和第四晶体管m4共四个晶体管，其中第一晶体管m1和第三晶体管m3为pmos管，第二晶体管m2和第四晶体管m4为nmos管；驱动电路的输入连接至第一晶体管m1和第二晶体管m2的栅极，第一晶体管m1的源极连接至电源vdd，第一晶体管m1的漏极连接至第二晶体管m2的漏极同时连接至第三晶体管m3和第四晶体管m4的栅极，第二晶体管m2的源极连接至接地端gnd，第三晶体管m3的源极连接至电源vdd，第三晶体管m3的漏极连接至第四晶体管m4的漏极，第四晶体管m4的源极连接至接地端gnd，第四晶体管m4的漏极即为驱动电路的输出。
41.在具体实施例中，所述延迟单元如图4所示，为p型电流源管与n型电流源管共同控制的反相器，包括第五晶体管m5、第六晶体管m6、第七晶体管m7和第八晶体管m8，其中第五晶体管m5和第六晶体管m6为pmos管，第七晶体管m7和第八晶体管m8为nmos管，延迟单元的输入连接至第六晶体管m6和第七晶体管m7的栅极，第六晶体管m6的源极连接至第五晶体管m5的漏极，第六晶体管m6的漏极连接至第七晶体管m7的漏极，第五晶体管m5的源极连接至电源vdd，第五晶体管m5的栅极连接至电压vbp，第七晶体管m7的源极连接至第八晶体管m8的漏极，第八晶体管m8的源极连接至接地端gnd，第八晶体管m8的栅极连接至电压vbn；第五晶体管m5为由电压vbp控制的p型电流源管，第八晶体管m8为由电压vbn控制的n型电流源管，第六晶体管m6和第七晶体管m7组成反相器，电压vbp和电压vbn由另外的偏置电压产生电路产生；延迟单元的输出信号为输入信号的延迟并且反向。
42.在具体实施例中，所述第一延迟电路如图5所示，可实现1/2数据周期的延迟，由4n个延迟单元和驱动电路组成，n为整数。4n个延迟单元前一级的输出连接至下一级的输入，最后一级的输出连接至驱动电路的输入，驱动电路的输出即为延迟电路的输出。4n个延迟单元的vbp均连接在一起，vbn也连接在一起。4n个延迟单元中的对应的晶体管尺寸相同，即m5_1、m5_2、m5_3、
……
、m5_4n尺寸相同，m6_1、m6_2、m6_3、
……
、m6_4n尺寸相同，m7_1、m7_2、m7_3、
……
、m7_4n尺寸相同，m8_1、m8_2、m8_3、
……
、m8_4n尺寸相同。为保证末级延迟单元的延迟与前级延迟单元延迟的一致性，驱动电路中的第一晶体管m1与延迟单元中的第六晶体管m6管尺寸相同，驱动电路中的第二晶体管m2与延迟单元中的第七晶体管m7尺寸相同，这样4n个延迟单元的负载电容大小均相同，延迟时间也相同，驱动电路中的m3管和m4管可根据驱动能力的需求来决定尺寸的大小。
43.在具体实施例中，所述第二延迟电路如图6所示，可实现1/4数据周期的延迟，由2n
个延迟单元和驱动电路组成，n为整数。2n个延迟单元前一级的输出连接至下一级的输入，最后一级的输出连接至驱动电路的输入，驱动电路的输出即为延迟电路的输出。2n个延迟单元的vbp均连接在一起，vbn也连接在一起。2n个延迟单元中的对应的晶体管尺寸相同，即m5_1、m5_2、m5_3、
……
、m5_2n尺寸相同，m6_1、m6_2、m6_3、
……
、m6_2n尺寸相同，m7_1、m7_2、m7_3、
……
、m7_2n尺寸相同，m8_1、m8_2、m8_3、
……
、m8_2n尺寸相同。为保证末级延迟单元的延迟与前级延迟单元延迟的一致性，驱动电路中的第一晶体管m1与延迟单元中的第六晶体管m6管尺寸相同，驱动电路中的第二晶体管m2与延迟单元中的第七晶体管m7尺寸相同，这样4n个延迟单元的负载电容大小均相同，延迟时间也相同，驱动电路中的m3管和m4管可根据驱动能力的需求来决定尺寸的大小。
44.在具体实施例中，所述第三延迟电路与所述第二延迟电路结构相同。
45.在具体实施例中，所述偏置电压产生电路如图7所示，提供第一延迟电路、第二延迟电路、第三延迟电路中的vnp电压和vbn电压，偏置电压产生电路由电阻r、第九晶体管m9、第十晶体管m10和第十一晶体管m11组成。其中，第九晶体管m9和第十一晶体管m11为nmos管，第十晶体管m10为pmos管，电阻r的一端连接至vdd，另一端连接至第九晶体管m9的漏极，第九晶体管m9的栅极和漏极连一起，同时连接至第十一晶体管m11的栅极，第九晶体管m9的源极连接至gnd，第十一晶体管m11的源极连接至gnd，第十一晶体管m11的漏极连接至第十晶体管m10的漏极，第十晶体管m10的栅极连接至第十晶体管m10的漏极，第十晶体管m10的源极连接至vdd。第九晶体管m9和第十一晶体管m11的栅极即为电压vbn，第十晶体管m10的栅极为电压vbp，通过调节电阻r从而调节电流大小，通过电压vbn和电压vbp的镜像作用，则可调节延迟电路中延迟单元的电流大小，从而调节延迟时间。
46.由于延迟单元有反相的效果，为了保持延迟电路的输出与输入为同相，第一延迟电路、第二延迟电路、第三延迟电路均为偶数个延迟单元，且第一延迟电路的延迟大小为第二延迟电路、第三延迟电路的二倍，因此第二延迟电路、第三延迟电路内有2n个延迟单元，第一延迟电路内有4n个延迟单元，n为整数。vbp和vbn控制的电流源的电流对负载电容(下一级输入管的栅极寄生电容)进行充放电，充放电时间即为延迟时间，一方面可调节m6、m7的尺寸来调节负载电容的大小，另一方面可调节vbp和vbn来调节充放电电流的大小，因此延迟电路可实现的延迟大小可以很方便的进行调节，调节范围宽，从而可适用不同速度的曼彻斯特编码。
47.本发明提供了一种曼彻斯特编码的定时信息恢复电路的思路及方法，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部分均可用现有技术加以实现。