像素驱动电路、驱动方法及显示装置与流程

1.本发明涉及显示器件技术领域，尤其涉及一种像素驱动电路、驱动方法及显示装置。


背景技术：

2.硅基微显示器是一种基于硅半导体技术的、自身物理尺寸小、通过光学放大形成大视场的特殊显示器。硅基微显示器的驱动方式为通过改变输入晶体管的电流的大小来改变像素的亮度，因此不同的器件特性会产生不同的电流使得发光亮度有差异影响显示效果。由于显示器中各位置晶体管的阈值电压不同，导致显示器画面显示异常。因此需要对各位置晶体管的阈值电压进行补偿。
3.传统显示器像素驱动电路通过电容分压进行内部补偿，但电容制备工艺参数的波动会导致电容值的变化，内部电容分压补偿效果不佳，各像素间驱动电流差异较大，显示器的发光亮度有差异。


技术实现要素：

4.基于此，有必要针对上述背景技术中的问题，提供一种像素驱动电路、驱动方法及显示装置，通过外部电路完成对将各像素间阈值电压差实时补偿，使得各像素驱动发光电流始终保持一致，显示装置的发光亮度无差异，提高显示效果。
5.为解决上述技术问题，本技术的第一方面提出一种像素驱动电路，包括：
6.第一开关单元；
7.第二开关单元；
8.像素驱动模块；
9.运算模块，所述运算模块的第一端口经由所述第一开关单元电连接到与所述像素驱动模块连接的补偿线，所述运算模块的第二端口经由所述第二开关单元连接到所述补偿线；
10.其中，所述第一开关单元被配置为在自我放电阶段将所述像素驱动模块提供的驱动数据传输至所述运算模块；所述运算模块被配置为在自我放电阶段对所述驱动数据进行计算，得到补偿数据；所述第二开关单元被配置为在数据写入阶段将所述补偿数据经由所述补偿线写入所述像素驱动模块。
11.于上述实施例中提供的像素驱动电路中，通过设置像素驱动模块经由补偿线电连接至第一开关单元及第二开关单元，运算模块的第一端口经由第一开关单元电连接至补偿线，运算模块的第二端口经由第二开关单元电连接至补偿线；在自我放电阶段，第一开关单元处于导通状态，以将像素驱动模块提供的驱动数据传输至运算模块，运算模块根据提供的驱动数据进行计算得到补偿数据；并在数据写入阶段，第二开关单元导通，以将补偿数据经由补偿线写入像素驱动模块，从而完成对像素驱动模块进行补偿。相较于传统利用电容对阈值电压进行补偿，本技术通过外部电路完成对将各像素间阈值电压差实时补偿，使得
各像素驱动发光电流始终保持一致，显示装置的发光亮度无差异，提高显示效果。
12.在其中一个实施例中，所述第一开关单元还被配置为在数据写入阶段断开所述补偿线与所述第一端口的连接；所述第二开关单元还被配置为在自我放电阶段断开所述第二端口与所述补偿线的连接。
13.在其中一个实施例中，所述运算模块包括第一运放单元、多路选择单元、或非单元、第一电阻可调单元及第二电阻可调单元；
14.所述第一电阻可调单元的输入端连接数据信号；
15.所述第一运放单元的第一输入端作为所述第一端口，所述第一运放单元的第二输入端与所述第一电阻可调单元的输出端及接地均连接，所述数据信号用于在初始化阶段向所述多路选择单元提供第一预设电压，并在自我放电阶段向所述第一运放单元提供第二预设电压；所述第一运放单元在自我放电阶段根据所述驱动数据及所述第二预设电压计算得到所述补偿数据；
16.所述第二电阻可调单元的第一端连接所述第一运放单元的第一输入端，所述第二电阻可调单元的第二端连接所述第一运放单元的输出端；
17.所述或非单元的第一输入端连接第一控制信号，所述或非单元的第二输入端连接第二控制信号，所述或非单元的输出端连接所述多路选择单元的控制端；
18.所述多路选择单元的第一输入端连接所述数据信号，所述多路选择单元的第二输入端连接所述第一运放单元的输出端，所述多路选择单元的输出端作为所述第二端口，所述多路选择单元在初始化阶段选择输出所述数据信号提供的第一预设电压，在自我放电阶段及数据写入阶段选择输出所述第一运放单元提供的所述补偿数据。
19.在其中一个实施例中，所述运算模块还包括：
20.第一电阻，所述第一电阻的第一端经由所述第一开关单元连接所述补偿线，所述第一电阻的第二端连接所述第二电阻可调单元的第一端；
21.第二电阻，所述第二电阻的第一端接地，所述第二电阻的第二端连接所述第一电阻可调单元的输出端。
22.在其中一个实施例中，所述第二预设电压大于所述第一预设电压。
23.在其中一个实施例中，所述第一电阻可调单元的电阻值与所述第二电阻可调单元的电阻值相等。
24.在其中一个实施例中，所述第一电阻可调单元与所述第二电阻可调单元均包括若干个相互串联的子电阻可调单元；
25.每一个所述子电阻可调单元均包括预设电阻及与所述预设电阻对应的开关管，所述开关管的第一端连接所述预设电阻的第一端，所述开关管的第二端连接所述预设电阻的第二端，所述开关管的控制端连接对应的预设控制信号。
26.在其中一个实施例中，所述像素驱动模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、储能单元及发光单元；
27.所述第一晶体管的源极连接所述补偿线，所述第一晶体管的栅极连接第一扫描信号；所述第一晶体管的漏极、所述储能单元的第一端及所述第二晶体管的栅极电连接至所述第一电压节点；所述第二晶体管的源极、所述储能单元的第二端及所述第三晶体管的漏极电连接至第二电压节点，所述第二晶体管的漏极经由所述发光单元电连接至第一电源
线；
28.所述第三晶体管的源极连接第二电源线，所述第三晶体管的栅极连接第二扫描信号；
29.所述第四晶体管的栅极连接第三扫描信号，所述第四晶体管的漏极连接所述第二晶体管的漏极，所述第四晶体管的源极连接第一电源线。
30.在其中一个实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管均为pmos管。
31.在其中一个实施例中，所述像素驱动电路还包括：
32.第二运放单元，所述第二运放单元的第一输入端连接所述第二端口，所述第二运放单元的第二输入端连接所述第二运放单元的输出端，所述第二运放单元的输出端连接所述补偿线。
33.本技术的第二方面提出一种显示装置，包括：
34.第一开关单元；
35.第二开关单元；
36.像素驱动模块；
37.运算模块，所述运算模块的第一端口经由所述第一开关单元电连接到与所述像素驱动模块连接的补偿线，所述运算模块的第二端口经由所述第二开关单元连接到所述补偿线；
38.其中，所述第一开关单元被配置为在自我放电阶段将所述像素驱动模块提供的驱动数据传输至所述运算模块；所述运算模块被配置为在自我放电阶段对所述驱动数据进行计算，得到补偿数据；所述第二开关单元被配置为在数据写入阶段将所述补偿数据经由所述补偿线写入所述像素驱动模块的发光单元以进行显示。
39.本技术的第三方面提出一种像素驱动方法，包括：
40.控制第一开关单元在自我放电阶段将像素驱动模块提供的驱动数据传输至运算模块的第一端口；所述运算模块的第一端口经由所述第一开关单元连接到与所述像素驱动模块连接的补偿线；
41.控制所述运算模块在自我放电阶段将所述驱动数据进行计算得到补偿数据；
42.控制第二开关单元在数据写入阶段将所述补偿数据写入所述像素驱动模块，所述运算模块的第二端口经由所述第二开关单元连接到所述补偿线。
43.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
44.图1为本技术一实施例中提供的一种像素驱动电路的结构框图；
45.图2为本技术另一实施例中提供的一种像素驱动电路的结构框图；
46.图3为本技术又一实施例中提供的一种像素驱动电路的电路原理示意图；
47.图4为本技术一实施例中提供的第一电阻可调单元与第二电阻可调单元的电路原理示意图；
48.图5为图3中示意的像素驱动电路的工作时序示意图；
49.图6为本技术一实施例中提供的一种像素驱动方法的流程示意图。
50.附图标记说明：10、第一开关单元；20、第二开关单元；30、像素驱动模块；31、第一晶体管；32、第二晶体管；33、第三晶体管；34、第四晶体管；35、储能单元；36、发光单元；40、运算模块；41、第一电阻可调单元；410、子电阻可调单元；4111、开关管；42、第一运放单元；43、第二电阻可调单元；44、或非单元；45、多路选择单元；50、第二运放单元。
具体实施方式
51.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的较佳的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容的理解更加透彻全面。
52.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
53.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
54.应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本技术的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
55.在本技术中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
56.为了说明本技术上述的技术方案，下面通过具体实施例来进行说明。
57.在本技术的一个实施例中提供的一种像素驱动电路中，如图1所示，像素驱动电路包括第一开关单元10、第二开关单元20、像素驱动模块30及运算模块40。运算模块40的第一端口(如图1中运算单元40标注数字“1”所示)经由第一开关单元10连接到与像素驱动模块30连接的补偿线，运算模块40的第二端口(如图1中运算单元40标注数字“2”所示)经由第二开关单元20连接到补偿线。
58.具体的，第一开关单元10被配置为在自我放电阶段将数据传输至运算模块40，运算模块40被配置为在自我放电阶段将像素驱动模块30提供的驱动数据进行计算，以得到补偿数据，第二开关单元20被配置为在数据写入阶段将补偿数据经由补偿线写入像素驱动模块30。
59.于上述实施例中提供的像素驱动电路中，通过设置像素驱动模块经由补偿线电连接至第一开关单元及第二开关单元，运算模块的第一端口经由第一开关单元电连接至补偿线，运算模块的第二端口经由第二开关单元电连接至补偿线；在自我放电阶段，第一开关单
元处于导通状态，以将像素驱动模块提供的驱动数据传输至运算模块，运算模块根据提供的驱动数据进行计算得到补偿数据；并在数据写入阶段，第二开关单元导通，以将补偿数据经由补偿线写入像素驱动模块，从而完成对像素驱动模块进行补偿。相较于传统利用电容对阈值电压进行补偿，本技术通过外部电路完成对将各像素间阈值电压差实时补偿，使得各像素驱动发光电流始终保持一致，显示装置的发光亮度无差异，提高显示效果。
60.在一个实施例中，第一开关单元10、第二开关单元20及运算模块40共同组成外部补偿电路，根据像素驱动模块30在自我放电阶段提供的驱动数据，运算模块40根据驱动数据在自我放电阶段进行运算得到补偿数据，并在数据写入阶段反馈给像素驱动模块30，以完成补偿，使得各像素的驱动电流保持一致，相较于内部补偿，外部补偿具有更好的补偿效果，显示装置显示亮度无差异。
61.在一个实施例中，第一开关单元10还被配置为在数据写入阶段断开补偿线与运算模块40的第一端口的电连接；第二开关单元20还被配置为在自我放电阶段断开运算模块40的第二端口与补偿线的电连接。在发光阶段，第一开关单元10与第二开关单元20均关闭。
62.在一个实施例中，如图2所示，第一开关单元10的控制端连接第一控制信号sw，第二开关单元20的控制端连接第二控制信号hiz，第一控制信号sw与第二控制信号hiz处于低电平时，第一开关单元10和第二开关单元20均导通；第一控制信号sw与第二控制信号hiz处于高电平时，第一开关单元10和第二开关单元20均关闭。
63.在一个实施例中，请继续参考图2，运算模块40的第三端(如图2中运算单元40标注数字“3”所示)连接第一控制信号sw，运算模块40的第四端(如图2中运算单元40标注数字“4”所示)连接第二控制信号hiz，运算模块40的第五端(如图2中运算单元40标注数字“5”所示)连接数据信号data。
64.在一个实施例中，如图3所示，像素驱动模块30包括第一晶体管31、第二晶体管32、第三晶体管33、第四晶体管34、储能单元35及发光单元36。第一晶体管31的源极连接补偿线，第一晶体管31的栅极连接第一扫描信号ws；第一晶体管31的漏极、储能单元35的第一端及第二晶体管32的栅极电连接至第一电压节点g；第二晶体管32的源极、储能单元35的第二端及第三晶体管33的漏极电连接至第二电压节点s，第二晶体管32的漏极经由发光单元36电连接至第一电源线elvss；第三晶体管33的漏极连接第二电源线elvdd，第三晶体管33的栅极连接第二扫描信号ds；第四晶体管34的栅极连接第三扫描信号az，第四晶体管34的漏极连接第二晶体管32的漏极，第四晶体管34的源极连接第一电源线elvss。像素驱动模块30内结构为4t1c，相较于传统显示器内部的4t2c的像素驱动模块结构，减小内部电容元件数量，消除部分电容因制程工艺参数差异，有利于实现高分辨显示。
65.作为示例，第一晶体管31、所述第二晶体管32、所述第三晶体管33及所述第四晶体管34均为pmos管；储能单元35包括储能电容，发光单元36包括发光二极管。
66.在一个实施例中，请继续参考图3，运算模块40包括第一运放单元42、多路选择单元45、或非单元44、第一电阻可调单元41及第二电阻可调单元43。第一电阻可调单元41的输入端连接数据信号data；第一运放单元42的第一输入端作为运算模块40的第一端口，第一运放单元42的第二输入端与第一电阻可调单元41的输出端及接地gnd均连接；第二电阻可调单元43的第一端连接第一运放单元42的第一输入端，第二电阻可调单元43的第二端连接第一运放单元42的输出端；或非单元44的第一输入端连接第一控制信号sw，或非单元44的
第二输入端连接第二控制信号hiz，或非单元44的输出端连接多路选择单元45的控制端；多路选择单元45的第一输入端连接数据信号data，多路选择单元45的第二输入端连接第一运放单元42的输出端，多路选择单元45的输出端作为第二端口。
67.具体的，数据信号data用于在初始化阶段向多路选择单元45提供第一预设电压vofs，并在自我放电阶段向第一运放单元42提供第二预设电压vdata；第一运放单元42用于在自我放电阶段根据驱动数据及第二预设电压vdata计算得到补偿数据；多路选择单元45在初始化阶段选择输出数据信号data提供的第一预设电压vofs输出，在自我放电阶段及数据写入阶段选择输出第一运放单元42提供的补偿数据。
68.作为示例，在自我放电阶段，像素驱动模块30提供的驱动数据为第一电压节点g的电压数据。
69.在一个实施例中，所述第二预设电压vdata大于所述第一预设电压vofs。
70.作为示例，多路选择单元45包括但不仅限于二选一数据选择器；或非单元44包括但不仅限于或非门；第一运放单元42包括但不仅限于运算放大器。
71.在一个实施例中，运算模块40还包括第一电阻r1和第二电阻r2。所述第一电阻r1的第一端经由第一开关单元10连接补偿线，第一电阻r1的第二端连接第二电阻可调单元43的第一端；第二电阻r2的第一端接地gnd，第二电阻r2的第二端连接第一电阻可调单元41的输出端。为了在自我放电阶段，便于运算模块40内部运算，设定第一电阻r1的阻值和第二电阻r2的阻值相等。
72.在一个实施例中，如图4所示，第一电阻可调单元41与第二电阻可调单元43均包括若干个相互串联的子电阻可调单元410；每一个子电阻可调单元410均包括预设电阻rs及与预设电阻rs对应的开关管4111，开关管4111的第一端连接预设电阻rs的第一端，开关管4111的第二端连接预设电阻rs的第二端，开关管4111的控制端连接对应的预设控制信号b《1》、b《2》
…
b《n-1》、b《n》。
73.具体的，上述若干个开关管4111均为pmos管；若干个预设电阻rs的阻值可以相同，也可以不同；为了方便设置第一电阻可调单元41的电阻值为第二电阻可调单元43的电阻值的关系，设置若干个预设电阻rs的阻值相同。调节预设控制信号在自我放电阶段的时序状态，控制对应的开关管4111导通或关闭，以将第一电阻可调单元41的电阻值调节与第二电阻可调单元43的电阻值相等。
74.在一个实施例中，请继续参考图3，像素驱动电路还包括：第二运放单元50。第二运放单元50的第一输入端连接第二端口(即，多路选择单元45的输出端)，第二运放单元的第二输入端50连接第二运放单元的输出端，第二运放单元50的输出端连接补偿线，提高补偿数据的传输效果。
75.作为示例，第二运放单元50包括但不仅限于运算放大器。
76.在一个实施例中，如图5所示，为了详细解释运算模块40对像素驱动模块30的补偿原理，像素驱动电路的工作状态依次包括初始化阶段、自我放电阶段、数据写入阶段及发光阶段，以下结合四个状态中各元件的工作状态来描述示意本实施例中像素驱动电路的工作原理：
77.初始化阶段(如图5中的t1所示)，第一开关单元10、第二开关单元20、第一晶体管31、第二晶体管32、第三晶体管33及第四晶体管34均导通；多路选择单元45选择输出数据信
号data提供的第一预设电压vofs，第一预设电压vofs写入第一电压节点g，第二电压节点s写入elvdd，定义第二晶体管32的初始栅源间电压为vini＝vofs-elvdd，以完成初始化阶段。
78.自我放电阶段(如图5中的t2所示)，第一开关单元10、第一晶体管31、第二晶体管32及第四晶体管34均导通，第二开关单元20与第三晶体管33均关闭；第二电压节点g与第一运放单元42相连，储能单元35向外放电，第二晶体管32的栅源电压保持不变；当第二晶体管32的阈值电压vth由于衬偏效应增加至初始栅源间电压vini时，放电结束，此时第二晶体管32关闭。其中，第二晶体管32的最终阈值电压vth_
ef
＝α*(elvdd-vs) |vth|＝vini；其中elvdd为衬底电压，α为第二晶体管32的衬偏效应系数，与制备工艺相关，vs为放电结束时第二电压节点s的电压。
79.每一个像素驱动电路驱动对应的发光二极管，各像素驱动电路内晶体管存在阈值电压差δvth＝|v
th2
|-|v
th1
|，根据推导vini＝α*(elvdd-vs1) |v
th1
|＝α*(elvdd-vs2) |v
th2
|；可以得到δvth＝α*(vs2-vs1)，即δvth＝α*(vg2-vg1)；其中vth1为像素1的阈值电压，vth2为像素2的阈值电压，vs1为像素驱动电路1的s点电压，vs2为像素驱动电路2的s点电压，vg1为像素驱动电路1的g点电压，vg2为像素驱动电路2的g点电压；其中，像素1和像素2为两个不同位置的像素。
80.设置第一电阻可调单元41的电阻值调节与第二电阻可调单元43的电阻值相等，第一电阻r1和第二电阻r2的阻值相同，则可以得到第一运放单元42输出补偿数据为vdata-β*vg，多路选择单元45选择输出补偿数据vdata-β*vg，其中，β＝第二电阻可调单元43的阻值/r1。
81.数据写入阶段(如图5中的t3所示)，第二开关单元20、第一晶体管31、第二晶体管32、第三晶体管33及第四晶体管34均导通，第一开关单元10关闭，以将补偿数据vdata-β*vg写入第一电压节点g。
82.发光阶段(如图5中的t4所示)，像素1的驱动电流发光阶段(如图5中的t4所示)，像素1的驱动电流像素2的驱动电流将
83.其中，cox为第二晶体管32的栅极氧化层厚度，u
p
为第二晶体管32沟道的空穴迁移率，w为第二晶体管32的沟道宽度，l为第二晶体管32的沟道长度，β＝第二电阻可调单元43的阻值/r1；r1阻值可以保持固定，调节第二电阻可调单元43的阻值，使得也即是像素2的驱动电流i2与像素1的驱动电流i1相等，像素1和像素2的发光强度无差异，从而完成外部补偿。
84.在本技术的一个实施例中，还提出一种显示装置，包括第一开关单元10、第二开关单元20、像素驱动模块30及运算模块40。运算模块40的第一端口经由第一开关单元10连接到与像素驱动模块30连接的补偿线，运算模块40的第二端口经由第二开关单元20连接到补
偿线。
85.具体的，第一开关单元10被配置为在自我放电阶段将数据传输至运算模块40，运算模块40被配置为在自我放电阶段将像素驱动模块30提供的驱动数据进行计算，以得到补偿数据，第二开关单元20被配置为在数据写入阶段将补偿数据经由补偿线写入像素驱动模块30。
86.在本技术的一个实施例中，如图6所示，还提出一种像素驱动方法，基于如上述的像素驱动电路执行，包括如下步骤：
87.步骤s10：控制第一开关单元10在自我放电阶段将像素驱动模块30提供的驱动数据传输至运算模块40的第一端口；所述运算模块40的第一端口经由所述第一开关单元10连接到与所述像素驱动模块30连接的补偿线；
88.步骤s20：控制运算模块40在自我放电阶段将数据进行计算得到补偿数据；
89.步骤s30：控制第二开关单元20在数据写入阶段将所述补偿数据写入所述像素驱动模块30，所述运算模块40的第二端口经由所述第二开关单元20连接到所述补偿线。
90.关于上述实施例中的像素驱动方法的具体限定可以参见上文中对于像素驱动方法的限定，在此不再赘述。
91.应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
92.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。
93.请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
94.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
95.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
96.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。