可变电阻式存储器装置的制作方法

可变电阻式存储器装置
1.相关申请的交叉引用
2.本技术基于2020年9月18日提交的申请号为2020-157866的日本专利申请和2021年3月11日提交的申请号为17/198495的美国专利申请并要求其优先权，其全部内容通过引用并入本文中。
技术领域
3.本文描述的实施例一般地涉及可变电阻式存储器装置。


背景技术：

4.已知一种包括存储器基元(memory cell)的存储器装置，存储器基元可具有基于状态的不同大小的电阻。


技术实现要素：

5.实施例提供了可有效读取数据的可变电阻式存储器装置。
6.一般而言，根据一个实施例，一种可变电阻式存储器装置包括：第一互连；第二互连；第三互连；第四互连；第一存储器基元；第二存储器基元；第一感测放大器；以及第二感测放大器。所述第一存储器基元耦接到所述第一互连和所述第三互连且具有可变电阻。所述第二存储器基元耦接到所述第二互连和所述第四互连且具有可变电阻。所述第一感测放大器具有第一端子和第二端子，并且在所述第一端子和所述第二端子之间具有电位差。所述第一端子耦接到所述第一互连和第一电位的节点。所述第二端子被定位为靠近第二电位的节点并且耦接到所述第三互连。所述第二感测放大器具有第三端子和第四端子，并且在所述第三端子和所述第四端子之间具有电位差。所述第三端子耦接到所述第四互连和第三电位的节点。所述第四端子被定位为靠近第四电位的节点并且耦接到所述第二互连。
附图说明
7.图1示出了根据第一实施例的存储器装置的功能块。
8.图2是根据第一实施例的存储器基元阵列的电路图。
9.图3示出了根据第一实施例的存储器基元阵列的一部分的截面结构。
10.图4示出了根据第一实施例的存储器基元阵列的一部分的截面结构。
11.图5示出了根据第一实施例的存储器基元的结构的示例的截面。
12.图6示出了根据第一实施例的存储器装置的一些功能块的细节。
13.图7示出了根据第一实施例的行选择器和列选择器的部件和连接的示例。
14.图8示出了根据第一实施例的感测放大器的部件和连接的第一示例。
15.图9示出了根据第一实施例的另一感测放大器的部件和连接的第一示例。
16.图10示出了根据第一实施例的感测放大器的部件和连接的第二示例。
17.图11示出了根据第一实施例的从存储器装置读取数据期间的状态。
18.图12示出了根据第一实施例的存储器装置的状态。
19.图13示出了根据第一实施例的从存储器装置读取数据期间的状态。
20.图14示出了根据第一实施例的存储器装置的状态。
21.图15示出了根据第一参考例从存储器装置读取数据期间的状态。
22.图16示出了根据第二参考例从存储器装置读取数据期间的状态。
23.图17示出了根据第三参考例从存储器装置读取数据期间的状态。
24.图18示出了根据第四参考例的存储器装置的部件和数据读取期间的状态。
25.图19示出了根据第二实施例的存储器装置的一些功能块的细节。
26.图20示出了根据第二实施例的行选择器和列选择器的部件和连接的示例。
27.图21示出了根据第二实施例从存储器装置读取数据期间的状态。
具体实施方式
28.现在将参考附图描述实施例。在以下描述中，将使用相同的附图标记来表示具有基本相同的功能和配置的部件，并且可以省略重复的描述。为了将具有基本相同的功能和配置的部件彼此区分开来，可以在每个附图标记的末尾添加额外的数字或字母。
29.除非另外明确提及或显然被排除，用于特定实施例的整个描述也适用于另一实施例。
30.在说明书和权利要求书中，特定第一部件“耦接”到另一个第二部件的短语包括第一部件直接地或通过一个或多个始终或选择性导电的部件耦接到第二部件。
31.将通过使用xyz正交坐标系来描述实施例。在下面的描述中，术语“下面”以及由此派生的术语和相关术语指的是在z轴上具有较小坐标的位置，术语“上方”以及由此派生的术语和相关术语指的是在z轴上具有较大坐标的位置。
32.1.第一实施例
33.1.1.结构(配置)
34.1.1.1.总体结构
35.图1示出了第一实施例的可变电阻式存储器装置的功能块。如图1所示，存储器装置1包括存储器基元阵列11、输入输出电路12、控制电路13、行选择器14、列选择器15、写入电路16和读取电路17。
36.存储器基元阵列11包括存储器基元mc、字线wl和位线bl。存储器基元mc可以以非易失性方式存储数据。每个存储器基元mc耦接到单条字线wl和单条位线bl。每条字线wl与行相关联。每条位线bl与列相关联。行的选择和一列或多列的选择指定一个或多个存储器基元mc。
37.输入输出电路12例如从存储器控制器2接收各种类型的控制信号cnt、各种类型的命令cmd、地址信号add和数据(写入数据)dat，并将数据(读取数据)dat发送到例如存储器控制器2。
38.行选择器14从输入输出电路12接收地址信号add，并使与由所接收的地址信号add指定的行相关联的单条字线wl进入被选择状态。
39.列选择器15从输入输出电路12接收地址信号add，并使与由所接收的地址信号add指定的列相关联的位线bl进入被选择状态。
40.控制电路13从输入输出电路12接收控制信号cnt和命令cmd。控制电路13基于控制信号cnt和命令cmd指示的控制来控制写入电路16和读取电路17。具体地，控制电路13在向存储器基元阵列11写入数据期间向写入电路16提供用于数据写入的电压。此外，控制电路13在从存储器基元阵列11读取数据期间向读取电路17提供用于数据读取的电压。
41.写入电路16从输入输出电路12接收写入数据dat，并基于控制电路13的控制和写入数据dat将用于数据写入的电压提供给列选择器15。
42.读取电路17包括感测放大器sa，并且基于控制电路13的控制，使用用于数据读取的电压来确定存储在存储器基元mc中的数据。所确定的数据作为读取数据dat提供给输入输出电路12。
43.1.1.2.存储器基元阵列的电路结构
44.图2是根据第一实施例的存储器基元阵列11的电路图。如图2所示，存储器基元阵列11包括(m 1)条字线wla(wla《0》、wla《1》、
……
和wla《m》)和(m 1)条字线wlb(wlb《0》、wlb《1》、
……
和wlb《m》)，其中m是自然数。
45.存储器基元阵列11还包括(n 1)条位线bl(bl《0》、bl《1》、
……
和bl《n》)，其中n是自然数。
46.每个存储器基元mc(mca和mcb)包括两个节点：耦接到单条字线wl的第一节点n1；以及耦接到单条位线bl的第二节点n2。更具体地，存储器基元mca包括用于α和β的任何组合的存储器基元mca《α,β》，其中α是等于或大于0且等于或小于m的整数，β是等于或大于0且等于或小于n的整数，并且存储器基元mca《α,β》耦接在字线wla《α》和位线bl《β》之间。类似地，对于α和β的任何组合，存储器基元mcb包括存储器基元mcb《α,β》，其中α是等于或大于0且等于或小于m的整数，β是等于或大于0且等于或小于n的整数，并且存储器基元mcb《α,β》耦接在字线wlb《α》和位线bl《β》之间。
47.每个存储器基元mc包括可变电阻元件vr(vra或vrb)和开关元件se(sea或seb)。更具体地，对于α和β的任何组合，存储器基元mca《α,β》包括可变电阻元件vra《α,β》和开关元件sea《α,β》，其中α是等于或大于0且等于或小于m的整数，β是等于或大于0且等于或小于n的整数。此外，对于α和β的任何组合，存储器基元mcb《α,β》包括可变电阻元件vrb《α,β》和开关元件seb《α,β》，其中α是等于或大于0且等于或小于m的整数，β是等于或大于0且等于或小于n的整数。
48.在每个存储器基元mc中，可变电阻元件vr和开关元件se串联耦接。可变电阻元件vr耦接到单条字线wl，开关元件se耦接到单条位线bl。
49.可变电阻元件vr可以在低电阻状态和高电阻状态之间切换。可变电阻元件vr可以利用两种电阻状态的差异存储1位数据。
50.例如，开关元件se可以是下面描述的开关元件。开关元件包括两个端子，并且当在两个端子之间的第一方向上施加小于第一阈值的电压时，开关元件处于高电阻状态，即不导电(处于关断状态)。另一方面，当在两个端子之间的第一方向上施加等于或大于第一阈值的电压时，开关元件处于低电阻状态，即导电(处于接通状态)。开关元件还配备有与基于施加在第一方向上的电压的大小(相对于与第一方向相反的第二方向)在高电阻状态和低电阻状态之间切换的功能类似的功能。通过接通或关断开关元件，可以执行关于是否向耦接到开关元件的可变电阻元件vr提供电流(即，是否选择可变电阻元件vr)的控制。
51.1.1.3.存储器基元阵列的结构
52.图3和图4示出了第一实施例的存储器基元阵列11的一部分的截面结构。图3示出了沿xz平面的截面，图4示出了沿yz平面的截面。图3和图4示出了可变电阻元件vr是磁阻效应元件的示例。以下描述基于此示例。
53.如图3和图4所示，在半导体衬底(未示出)上方设置多个导体21。导体21沿y轴延伸，并沿x轴排列(align)。每个导体21用作字线wl。
54.每个导体21在其顶表面处耦接到多个存储器基元mcb的底表面。例如，每个存储器基元mcb在xy平面中具有圆形形状。存储器基元mcb在每个导体21上沿y轴排列，并且该布置在xy平面上提供存储器基元mcb的矩阵。每个存储器基元mcb包括用作开关元件seb的结构和用作磁阻效应元件vrb的结构。用作开关元件seb的结构和用作磁阻效应元件vrb的结构各自具有一个或多个层，如下文所述。
55.在存储器基元mcb上方设置多个导体22。导体22沿x轴延伸，并沿y轴排列。每个导体22在其底表面处耦接到沿x轴排列的多个存储器基元mcb的顶表面。每个导体22用作位线bl。
56.每个导体22在其顶表面处耦接到多个存储器基元mca的底表面。每个存储器基元mca在xy平面中具有例如圆形形状。存储器基元mca在每个导体22上沿x轴排列，并且该布置在xy平面上提供存储器基元mca的矩阵。每个存储器基元mca包括用作开关元件sea的结构和用作磁阻效应元件vra的结构。如下文所述，用作开关元件sea的结构和用作磁阻效应元件vra的结构各自具有一个或多个层。
57.在沿y轴排列的存储器基元mca的顶表面上设置另外的导体21。
58.沿z轴重复设置图3和图4所示的从最下面的导体21的层到存储器基元mca的层的结构，从而使得能够实现图2所示的存储器基元阵列11。
59.存储器基元阵列11还包括位于其中没有设置导体21和22以及存储器基元mc的区域中的层间绝缘体。
60.图5示出了根据第一实施例的存储器基元mc的结构示例的截面。如图5所示，开关元件se包括下电极24、可变电阻材料(层)25和上电极26。下电极24位于导体21或22(未示出)的顶表面上。可变电阻材料25位于下电极24的顶表面上。上电极26位于可变电阻材料25的顶表面上。
61.下电极24和上电极26中的每一者包含例如氮化钛(tin)或由例如氮化钛(tin)制成。
62.可变电阻材料25例如是两个端子之间的开关元件。两个端子中的第一端子是可变电阻材料25的顶表面和底表面中的一者，两个端子中的第二端子是可变电阻材料25的顶表面和底表面中的另一者。
63.单个磁阻效应元件vr位于每个上电极26的顶表面上。磁阻效应元件vr显示出隧道磁阻，并包括磁隧道结(mtj)。在实施例中，使用用作存储器元件的mtj元件进行描述。注意，为了便于描述，下文将mtj元件称为磁阻效应元件vr。更具体地，磁阻效应元件vr包括铁磁层31、绝缘层32和铁磁层33。例如，如图5所示，绝缘层32位于铁磁层31的顶表面上，铁磁层33位于绝缘层32的顶表面上。
64.铁磁层31在穿过铁磁层31、绝缘层32和铁磁层33之间的界面的方向上，例如，相对
于界面成45
°
到90
°
的角度，或者在与界面正交的方向上，具有易磁化轴。铁磁层31的磁化方向旨在即使在存储器装置1中读取或写入数据时也保持不变。铁磁层31可以用作所谓的参考层。铁磁层31可包括堆叠的铁磁层和/或导电层。
65.绝缘层32包含例如氧化镁(mgo)或由例如氧化镁(mgo)制成，并用作所谓的“隧道势垒”。
66.例如，铁磁层33包含钴铁硼(cofeb)或硼铁(feb)或由其制成。铁磁层33在穿过铁磁层31、绝缘层32和铁磁层33之间的界面的方向上，例如，相对于界面成45
°
到90
°
的角度，或者在与界面正交的方向上，具有易磁化轴。铁磁层33的磁化方向可以通过数据写入而改变，铁磁层33可以用作所谓的“存储层”。
67.当铁磁层33的磁化方向与铁磁层31的磁化方向平行时，磁阻效应元件vr处于具有较低电阻的状态。当铁磁层33的磁化方向与铁磁层31的磁化方向反平行时，磁阻效应元件vr处于具有比在铁磁层31和33的磁化方向彼此反平行的情况下的电阻高的电阻的状态。
68.当一定大小的写入电流iwp从铁磁层33流向铁磁层31时，铁磁层33的磁化方向变为与铁磁层31的磁化方向平行。相反，当另一大小的写入电流iwap从铁磁层31流向铁磁层33时，铁磁层33的磁化方向变为与铁磁层31的磁化方向反平行。通过向磁阻效应元件vr提供读取电流ir，磁阻效应元件vr的电阻状态可以基于在提供读取电流的情况下跨磁阻效应元件vr的电压来确定。
69.存储器基元mc还可以包括导体、绝缘体和/或铁磁体。
70.图6示出了根据第一实施例的存储器装置1的一些功能块的细节。更具体地，图6示出了存储器基元阵列11、行选择器14、列选择器15和写入电路16中的每一者的一部分的部件、连接和布局。
71.如图6所示，存储器基元阵列11被分为四个部分。这四个部分各自在xy平面中具有矩形形状，彼此不重叠，并且在下文中将被称为子阵列11ul、11ur、11dl和11dr。子阵列11ul、11ur、11dl和11dr具有相同或不同的面积，即，包括相同或不同数量的存储器基元mc。子阵列11ul、11ur、11dl和11dr彼此分离。子阵列11ul、11ur、11dl和11dr各自包括字线wl、位线bl和存储器基元mc。子阵列11ul、11ur、11dl和11dr分别占据xy平面中存储器基元阵列11的左上、右上、左下和右下分。子阵列11ul、11ur、11dl和11dr在下文中可分别称为左上子阵列11ul、右上子阵列11ur、左下子阵列11dl和右下子阵列11dr。
72.左上子阵列11ul中的字线wl和右上子阵列11ur中的字线wl是共用的。换句话说，左上子阵列11ul中的每条字线wl在左上子阵列11ul和右上子阵列11ur上延伸。在下文中，在左上子阵列11ul和右上子阵列11ur上延伸的字线wl可以称为上字线wlu。
73.左下子阵列11dl中的字线wl和右下子阵列11dr中的字线wl是共用的。换句话说，左下子阵列11dl中的每条字线wl在左下子阵列11dl和右下子阵列11dr上延伸。在下文中，在左下子阵列11dl和右下子阵列11dr上延伸的字线wl可以称为下字线wld。
74.左上子阵列11ul中的位线bl和左下子阵列11dl中的位线bl是共用的。换句话说，左上子阵列11ul中的每条位线bl在左上子阵列11ul和左下子阵列11dl上延伸。在下文中，在左上子阵列11ul和左下子阵列11dl上延伸的位线bl可以称为左位线bll。
75.右上子阵列11ur中的位线bl和右下子阵列11dr中的位线bl是共用的。换句话说，右上子阵列11ur中的每条位线bl在右上子阵列11ur和右下子阵列11dr上延伸。在下文中，
在右上子阵列11ur和右下子阵列11dr上延伸的位线bl可以称为右位线blr。
76.每个存储器基元mc位于单条字线wl和单条位线bl之间，如参考图3和图4所述。在下文中，位于上字线wlu和左位线bll之间的存储器基元mc，即，左上子阵列11ul中的存储器基元mc可以称为左上存储器基元mcul。
77.在下文中，位于上字线wlu和右位线blr之间的存储器基元mc，即，右上子阵列11ur中的存储器基元mc可以称为右上存储器基元mcur。
78.在下文中，位于下字线wld和左位线bll之间的存储器基元mc，即，左下子阵列11dl中的存储器基元mc可以称为左下存储器基元mcdl。
79.在下文中，位于下字线wld和右位线blr之间的存储器基元mc，即，右下子阵列11dr中的存储器基元mc可以称为右下存储器基元mcdr。
80.行选择器14沿y轴延伸，并且位于左上子阵列11ul与右上子阵列11ur之间的区域中以及左下子阵列11dl与右下子阵列11dr之间的区域中。行选择器14从左上子阵列11ul和右上子阵列11ur中的每一者的上端延伸到左下子阵列11dl和右下子阵列11dr中的每一者的下端。
81.行选择器14由第一部分14u和第二部分14d形成。第一部分14u由行选择器14中的左上子阵列11ul与右上子阵列11ur之间的区域的一部分形成。第二部分14d由行选择器14中的左下子阵列11dl与右下子阵列11dr之间的区域的一部分形成。第一部分14u可以在下文中称为上行选择器14u，第二部分14d可以在下文中称为下行选择器14d。
82.上行选择器14u耦接到所有上字线wlu。上行选择器14u接收地址信号add，并将上字线wlu中的由地址信号add指定的一条耦接到感测放大器saul(稍后描述)的第一节点n1。此外，上行选择器14u将上字线wlu中的由地址信号add指定的一条耦接到感测放大器saur(稍后描述)的第一节点n1。
83.下行选择器14d耦接到所有下字线wld。下行选择器14d接收地址信号add，并将下字线wld中的由地址信号add指定的一条耦接到感测放大器sadl(稍后描述)的第一节点n1。此外，下行选择器14d将下字线wld中的由地址信号add指定的一条耦接到感测放大器sadr(稍后描述)的第一节点n1。
84.列选择器15沿x轴延伸，并且位于左上子阵列11ul与左下子阵列11dl之间的区域中以及右上子阵列11ur与右下子阵列11dr之间的区域中。列选择器15从左上子阵列11ul和左下子阵列11dl中的每一者的左端延伸到右上子阵列11ur和右下子阵列11dr中的每一者的右端。
85.列选择器15由第一部分15l和第二部分15r形成。第一部分15l由列选择器15中左上子阵列11ul与左下子阵列11dl之间的区域的一部分形成。第二部分15r由列选择器15中右上子阵列11ur与右下子阵列11dr之间的区域的一部分形成。第一部分15l在下文中可以称为左列选择器15l，第二部分15r在下文中可以称为右列选择器15r。
86.左列选择器15l耦接到所有左位线bll。左列选择器15l接收地址信号add，并将左位线bll中的由地址信号add指定的一条耦接到感测放大器sau1的第二节点n2。此外，左列选择器15l将左位线bll中的由地址信号add指定的一条耦接到感测放大器sadl的第二节点n2。
87.右列选择器15r耦接到所有右位线blr。右列选择器15r接收地址信号add，并将右
位线blr中的由地址信号add指定的一条耦接到感测放大器saur的第二节点n2。此外，右列选择器15r将右位线blr中的由地址信号add指定的一条耦接到感测放大器sadr的第二节点n2。
88.感测放大器sa(感测放大器saul、saur、sadl和sadr)被包括在读取电路17中，并实现读取电路17的操作中的至少一些。感测放大器saul、saur、sadl和sadr在下文中可以分别称为左上感测放大器saul、右上感测放大器saur、左下感测放大器sadl和右下感测放大器sadr。
89.在下文中，左上感测放大器saul的第一节点n1和第二节点n2可分别称为第一节点n1ul和第二节点n2ul。在下文中，右上感测放大器saur的第一节点n1和第二节点n2可分别称为第一节点n1ur和第二节点n2ur。在下文中，左下感测放大器sadl的第一节点n1和第二节点n2可分别称为第一节点n1dl和第二节点n2dl。在下文中，右下感测放大器sadr的第一节点n1和第二节点n2可分别称为第一节点n1dr和第二节点n2dr。
90.左上感测放大器saul的第一节点n1ul耦接到上行选择器14u。左上感测放大器saul的第一节点n1ul可以通过如上所述的上行选择器14u耦接到上字线wlu中的一条。
91.左上感测放大器saul的第二节点n2ul耦接到左列选择器15l。左上感测放大器saul的第二节点n2ul可以通过如上所述的左列选择器15l耦接到左位线bll中的一条。
92.左上感测放大器saul在第二节点n2ul处耦接到左上感测放大器saul中的高电位(例如，电源电位)的节点，并且在第一节点n1ul处耦接到左上感测放大器saul中的低电位(例如，地电位)的节点。第二节点n2ul的电位低于第一节点n1ul的电位。左上感测放大器saul被配置为从第二节点n2ul供应电流，并且也在第一节点n1ul处引出(draw)电流。此外，左上感测放大器saul可以获得在耦接到左上感测放大器saul的读取目标存储器基元mc(以下称为所选(selected)存储器基元mcs)中存储的数据。也就是说，左上感测放大器saul接收参考电压vref，并且可以将参考电压vref与在左上感测放大器saul中出现基于所选存储器基元mcs的电阻状态的电压的节点(下文中有时称为感测节点sen)的电压进行比较。左上感测放大器saul可以通过当所选存储器基元mcs耦接在第一节点n1ul和第二节点n2ul之间时操作，基于两个被比较电压中的哪一个更高，来输出基于所选存储器基元mcs的状态的电压。
93.右上感测放大器saur的第一节点n1ur耦接到上行选择器14u。右上感测放大器saur的第一节点n1ur可以通过如上所述的上行选择器14u耦接到上字线wlu中的一条。
94.右上感测放大器saur的第二节点n2ur耦接到右列选择器15r。右上感测放大器saur的第二节点n2ur可以通过如上所述的右列选择器15r耦接到右位线blr中的一条。
95.右上感测放大器saur在第二节点n2ur处耦接到右上感测放大器saur中的高电位(例如，电源电位)的节点，并且在第一节点n1ur处耦接到右上感测放大器saur中的低电位(例如，地电位)的节点。第二节点n2ur的电位低于第一节点n1ur的电位。右上感测放大器saur被配置为从第二节点n2ur供应电流并在第一节点n1ur处引出电流。此外，右上感测放大器saur可以获得在耦接到右上感测放大器saur的所选存储器基元mcs中存储的数据。即，右上感测放大器saur接收参考电压vref，并且可以将参考电压vref与右上感测放大器saur的感测节点sen的电压进行比较。右上感测放大器saur可以通过当所选存储器基元mcs耦接在第一节点n1ur与第二节点n2ur之间时操作，基于两个被比较电压中的哪一个更高，来输
出基于所选存储器基元mcs的状态的电压。
96.左下感测放大器sadl的第一节点n1dl耦接到下行选择器14d。左下感测放大器sadl的第一节点n1dl可以通过如上所述的下行选择器14d耦接到下字线wld中的一条。
97.左下感测放大器sadl的第二节点n2dl耦接到左列选择器15l。左下感测放大器sadl的第二节点n2dl可以通过如上所述的左列选择器15l耦接到左位线bll中的一条。
98.左下感测放大器sadl在第一节点n1dl处耦接到左下感测放大器sadl中的高电位(例如，电源电位)的节点，并且在第二节点n2dl处耦接到左下感测放大器sadl中的低电位(例如，地电位)的节点。第一节点n1dl的电位低于第二节点n2dl的电位。左下感测放大器sadl被配置为从第一节点n1dl供应电流并在第二节点n2dl处引出电流。此外，左下感测放大器sadl可以获得在耦接到左下感测放大器sadl的所选存储器基元mcs中存储的数据。即，左下感测放大器sadl接收参考电压vref，并且可以将参考电压vref与左下感测放大器sadl的感测节点sen的电压进行比较。左下感测放大器sadl可以通过当所选存储器基元mcs耦接在第一节点n1dl与第二节点n2dl之间时操作，基于两个被比较电压中的哪一个更高，来输出基于所选存储器基元mcs的状态的电压。
99.右下感测放大器sadr的第一节点n1dr耦接到下行选择器14d。右下感测放大器sadr的第一节点n1dr可以通过如上所述的下行选择器14d耦接到下字线wld中的一条。
100.右下感测放大器sadr的第二节点n2dr耦接到右列选择器15r。右下感测放大器sadr的第二节点n2dr可以通过如上所述的右列选择器15r耦接到右位线blr中的一条。
101.右下感测放大器sadr在第一节点n1dr处耦接到右下感测放大器sadr中的高电位(例如，电源电位)的节点，并且在第二节点n2dr处耦接到右下感测放大器sadr中的低电位(例如，地电位)的节点。第一节点n1dr的电位低于第二节点n2dr的电位。右下感测放大器sadr被配置为从第一节点n1dr供应电流并在第二节点n2dr处引出电流。此外，右下感测放大器sadr可以获得在耦接到右下感测放大器sadr的所选存储器基元mcs中存储的数据。即，右下感测放大器sadr接收参考电压vref，并将参考电压vref与右下感测放大器sadr的感测节点sen的电压进行比较。右下感测放大器sadr可以通过当所选存储器基元mcs耦接在第一节点n1dr和第二节点n2dr之间时操作，基于两个被比较电压中的哪一个更高，来输出基于所选存储器基元mcs的状态的电压。
102.1.1.3.1.行选择器和列选择器的细节
103.图7示出了根据第一实施例的行选择器14和列选择器15的部件和连接的示例。
104.如图7所示，上行选择器14u包括多个局部(local)行开关tlyu、局部字线lwlu、全局行开关tgyu和全局字线gwlu。每个局部行开关tlyu耦接在单个上字线wlu和局部字线lwlu之间。每个局部行开关tlyu在其控制端子处从行选择器14中的另一部件(未示出)接收独属于(unique to)该局部行开关tlyu的控制信号lyu(lyu1、lyu2、
……
或lyut(t是自然数))，并基于控制信号lyu而被接通或关断。每个局部行开关tlyu可以是n型金属氧化物半导体场效应晶体管(mosfet)，并在其栅极端子处接收控制信号lyu。上行选择器14u仅将提供给多个局部行开关tlyu中的由地址信号add指定的一个局部行开关tlyu的控制信号lyu设置为用于指定选择的电平(例如，高电平)。结果，在多个局部行开关tlyu当中，只有接收用于指定选择的电平的控制信号lyu的局部行开关tlyu保持接通。
105.当多个局部行开关tlyu中的一个接通时，耦接到该局部行开关tlyu的上字线wlu
经由该局部行开关tlyu耦接到局部字线lwlu。
106.局部字线lwlu经由全局行开关tgyu耦接到全局字线gwlu。全局行开关tgyu在其控制端子处接收来自行选择器14中的另一部件(未示出)的控制信号gy，并且基于该控制信号gy而被接通或关断。全局行开关tgyu可以是n型mosfet，并在其栅极端子处接收控制信号gy。
107.下行选择器14d包括多个局部行开关tlyd、局部字线lwld、全局行开关tgyd和全局字线gwld。每个局部行开关tlyd耦接在单个下字线wld和局部字线lwld之间。每个局部行开关tlyd在其控制端子处从行选择器14中的另一部件(未示出)接收独属于该局部行开关tlyd的控制信号lyd(lyd1、lyd2、
……
或lyds(s是自然数))，并基于控制信号lyd而被接通或关断。每个局部行开关tlyd可以是n型mosfet，并在其栅极端子处接收控制信号lyd。下行选择器14d仅将提供给多个局部行开关tlyd中的由地址信号add指定的一个局部行开关tlyd的控制信号lyd设置为用于指定选择的电平(例如，高电平)。结果，在多个局部行开关tlyd当中，只有接收用于指定选择的电平的控制信号lyd的局部行开关tlyd保持接通。
108.当多个局部行开关tlyd中的一个接通时，耦接到该局部行开关tlyd的下字线wld经由该局部行开关tlyd耦接到局部字线lwld。
109.局部字线lwld经由全局行开关tgyd耦接到全局字线gwld。全局行开关tgyd在其控制端子处接收来自行选择器14中的另一部件(未示出)的控制信号gy，并基于该控制信号gy而被接通或关断。全局行开关tgyd可以是n型mosfet，并在其栅极端子处接收控制信号gy。
110.左列选择器15l包括多个局部列开关tlxl、局部位线lbll、全局列开关tgxl和全局位线gbll。每个局部列开关tlxl耦接在单个左位线bll和局部位线lbll之间。每个局部列开关tlxl在其控制端子处从列选择器15中的另一部件(未示出)接收独属于该局部列开关tlxl的控制信号lxl(lxl1、lxl2、
……
或lxlp(p为自然数))，并基于控制信号lxl而被接通或关断。每个局部列开关tlxl可以是n型mosfet，并在其栅极端子处接收控制信号lyl。左列选择器15l仅将提供给多个局部列开关tlxl中的由地址信号add指定的一个局部列开关tlxl的控制信号lyl设置为用于指定选择的电平(例如，高电平)。结果，在多个局部列开关tlxl当中，只有接收用于指定选择的电平的控制信号lyl的局部列开关tlxl保持接通。
111.当多个局部列开关tlxl中的一个接通时，耦接到该局部列开关tlxl的左位线bll经由该局部列开关tlxl耦接到局部位线lbll。
112.局部位线lbll通过全局列开关tgxl耦接到全局位线gbll。全局列开关tgxl在其控制端子处接收来自列选择器15中另一部件(未示出)的控制信号gx，并基于该控制信号gx而被接通或关断。全局列开关tgxl可以是n型mosfet，并在其栅极端子处接收控制信号gx。
113.右列选择器15r包括多个局部列开关tlxr、局部位线lblr、全局列开关tgxr和全局位线gblr。每个局部列开关tlxr耦接在单个右位线blr和局部位线lblr之间。每个局部列开关tlxr在其控制端子处从列选择器15中的另一部件(未示出)接收独属于该局部列开关tlxr的控制信号lxr(lxr1、lxr2，
……
或lxrq(q是自然数))，并基于该控制信号lxr而被接通或关断。每个局部列开关tlxr可以是n型mosfet，并在其栅极端子处接收控制信号lyr。右列选择器15r仅将提供给多个局部列开关tlxr中的由地址信号add指定的一个局部列开关tlxr的控制信号lyr设置为用于指定选择的电平(例如，高电平)。结果，在多个局部列开关tlxr当中，只有接收用于指定选择的电平的控制信号lyr的局部列开关tlxr保持接通。
114.当多个局部列开关tlxr中的一个接通时，耦接到该局部列开关tlxr的右位线blr经由局部列开关tlxr耦接到局部位线lblr。
115.局部位线lblr通过全局列开关tgxr耦接到全局位线gblr。全局列开关tgxr在其控制端子处接收来自列选择器15中另一部件(未示出)的控制信号gx，并基于该控制信号gx而被接通或关断。全局列开关tgxr可以是n型mosfet，并在其栅极端子处接收控制信号gx。
116.1.1.3.2.感测放大器的细节
117.左上感测放大器saul和右上感测放大器saur中的每一者可以包括任何部件和连接，只要其能够如上所述从其第二节点n2提供电流，在其第一节点n1处引出电流，并基于感测节点sen的电压和参考电压vref获得读取数据。类似地，左下感测放大器sadl和右下感测放大器sadr中的每一者可以包括任何部件和连接，只要其能够从其第一节点n1提供电流，在其第二节点n2处引出电流，并且基于感测节点sen的电压和参考电压vref获得读取数据。
118.下面将描述一些详细的示例。然而，左上感测放大器saul、右上感测放大器saur、左下感测放大器sadl和右下感测放大器sadr的细节不限制第一实施例。
119.1.1.3.2.1.第一示例
120.图8示出根据第一实施例的左上感测放大器saul或右上感测放大器saur的部件和连接的第一示例。如图8所示，左上感测放大器saul和右上感测放大器saur中的每一者都包括p型mosfet tp11、n型mosfettn11和tn12以及运算放大器op1。
121.晶体管tp11在其第一端子(源极和漏极中的一者)处耦接到电源电位(例如，vdd)的节点，并且在其第二端子(源极和漏极的另一者)处耦接到其栅极和晶体管tn11的第一端子。晶体管tp11的栅极用作感测节点sen，且耦接到运算放大器op1的非反相(noninverting)输入端子。
122.运算放大器op1在其反相输入端子处接收参考电压vref。读取电路17中的数据锁存器接收来自运算放大器op1的输出。
123.晶体管tn11的第二端子耦接到左上感测放大器saul中的第二节点n2ul，并且耦接到右上感测放大器saur中的第二节点n2ur。晶体管tn11的栅极接收使能信号en。使能信号en例如由控制电路13提供。
124.晶体管tn12的第一端子耦接到左上感测放大器saul中的第一节点n1ul，并且耦接到右上感测放大器saur中的第一节点n1ur。晶体管tn12的第二端子耦接到公共电位(例如，地电位vss)的节点。晶体管tn12的栅极接收使能信号en。
125.图9示出根据第一实施例的左下感测放大器sadl或右下感测放大器sadr的部件和连接的第一示例。如图9所示，左下感测放大器sadl和右下感测放大器sadr中的每一者都包括p型mosfet tp21、n型mosfettn21和tn22以及运算放大器op2。
126.晶体管tp21在其第一端子处耦接到电源电位的节点，并且在其第二端子处耦接到其栅极和晶体管tn21的第一端子。晶体管tp21的栅极用作感测节点sen，并且耦接到运算放大器op2的非反相输入端子。
127.运算放大器op2在其反相输入端子处接收参考电压vref。读取电路17中的数据锁存器接收来自运算放大器op2的输出。
128.晶体管tn21的第二端子耦接到左下感测放大器sadl中的第一节点n1dl，并且耦接到右下感测放大器sadr中的第一节点n1dr。晶体管tn21的栅极接收使能信号en。
129.晶体管tn22的第一端子耦接到左下感测放大器sadl中的第二节点n2dl，并且耦接到右下感测放大器sadr中的第二节点n2dr。晶体管tn22的第二端子耦接到地电位的节点。晶体管tn22的栅极接收使能信号en。
130.1.1.3.2.2.第二示例
131.图10示出根据第一实施例的左下感测放大器sadl或右下感测放大器sadr的部件和连接的第二示例。如图10所示，左下感测放大器sadl和右下感测放大器sadr中的每一者都包括n型mosfet tn31、p型mosfet tp31和tp32以及运算放大器op3。
132.晶体管tp31在其第一端子处耦接到电源电位的节点。晶体管tp31的第二端子耦接到左下感测放大器sadl中的第一节点n1dl，并且耦接到右下感测放大器sadr中的第一节点n1dr。晶体管tp31的栅极接收使能信号ˉen。符号“ˉ”表示添加有“ˉ”的信号具有通过反转名称不包含“ˉ”的信号的逻辑而获得的逻辑。
133.晶体管tn31在其第一端子处耦接到左下感测放大器sadl中的第二节点n2dl和右下感测放大器sadr中的第二节点n2dr。晶体管tn31在其第一端子处耦接到其栅极。晶体管tn31的栅极用作感测节点sen，并且耦接到运算放大器op3的非反相输入端子。运算放大器op3在其反相输入端子处接收参考电压vref。读取电路17中的数据锁存器接收来自运算放大器op3的输出。
134.晶体管tn31的第二端子耦接到晶体管tp32的第一端子。晶体管tp32在其第二端子处耦接到地电位的节点，并在其栅极处接收使能信号ˉ
135.en。
136.1.2.操作
137.图11示出了根据第一实施例的从存储器装置1读取数据期间的状态。图11示出了与图6中相同的部件和范围，并类似于图6，表示布局。
138.存储器装置1从左上存储器基元mcul的所选左上存储器基元mculs和右下存储器基元mcdr的所选右下存储器基元mcdrs并行读取数据，或者从右上存储器基元mcur的所选右上存储器基元mcurs和左下存储器基元mcdl的所选左下存储器基元mcdl并行读取数据。图11涉及从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据的示例。图11仅示出与从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据相关联的部件。
139.当耦接到与所选左上存储器基元mculs耦接的上字线wlu的局部行开关tlyu(未示出)被接通时，上字线wlu耦接到局部字线lwlu。此外，当全局行开关tgyu(未示出)被接通时，局部字线lwlu耦接到左上感测放大器saul的第一节点n1ul。在下文中，耦接到所选左上存储单元mculs的上字线wlu可称为所选上字线wlus。
140.当耦接到与所选左上存储器基元mculs耦接的左位线bll的局部列开关tlxl(未示出)被接通时，左位线bll耦接到局部位线lbll。此外，当全局列开关tgxl(未示出)被接通时，局部位线lbll耦接到左上感测放大器saul的第二节点n2ul。在下文中，耦接到所选左上存储器基元mculs的左位线bll可称为所选左位线blls。
141.如下的状态在下文中可称为左上存储器基元被选择状态：在该状态中，如上所述，所选左上存储器基元mculs经由与该所选左上存储器基元mculs耦接且导通的局部行开关tlyu和局部列开关tlxl，而耦接到左上感测放大器saul的第一节点n1ul和第二节点n2ul。
142.当耦接到与所选右下存储器基元mcdrs耦接的下字线wld的局部行开关tlyd(未示出)被接通时，下字线wld耦接到局部字线lwld。此外，当全局行开关tgyd(未示出)被接通时，局部字线lwld耦接到右下感测放大器sadr的第一节点n1dr。在下文中，耦接到所选右下存储器基元mcdrs的下字线wld可称为所选下字线wlds。
143.当耦接到与所选右下存储器基元mcdrs耦接的右位线blr的局部列开关tlxr(未示出)被接通时，右位线blr耦接到局部位线lblr。此外，当全局列开关tgxr(未示出)被接通时，局部位线lblr耦接到右下感测放大器sadr的第二节点n2dr。在下文中，耦接到所选右下存储器基元mcdrs的右位线blr可称为所选右位线blrs。
144.如下的状态在下文中可称为右下存储器基元被选择状态：在该状态中，如上所述，所选右下存储器基元mcdrs经由与该所选右下存储器基元mcdrs耦接且导通的局部行开关tlyd和局部列开关tlxr，而耦接到右下感测放大器sadr的第一节点n1dr和第二节点n2dr。
145.在局部行开关tlyu和tlyd以及局部列开关tlxl和tlxr中，在左上存储器基元被选择状态和右下存储器基元被选择状态期间，对左上存储器基元被选择状态和右下存储器基元被选择状态中的任一者的形成没有贡献的开关保持关断。
146.在其中如上所述左上存储器基元被选择状态和右下存储器基元被选择状态两者都形成的状态中，左上感测放大器saul和右下感测放大器sadr的使能信号en被设置为高电平。这使左上感测放大器saul和右下感测放大器sadr能够开始从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据。
147.伴随着数据读取的开始，在左上子阵列11ul中，所选左位线blls经由左上感测放大器saul而耦接到电源电位的节点，并且所选上字线wlus经由左上感测放大器saul而耦接到地电位的节点。因此，在所选左上存储器基元mculs中，读取电流irul从所选左位线blls流向所选上字线wlus。读取电流irul具有基于所选左上存储器基元mculs的电阻状态的大小，并且影响左上感测放大器saul中的感测节点sen的电压，即，运算放大器op1的非反相输入端子的电压。左上感测放大器saul输出基于运算放大器op1的非反相输入端子的电压的电压。这样输出的电压反映出所选左上存储器基元mculs的电阻状态，并且是从所选左上存储器基元mculs读取的数据。
148.伴随着数据读取的开始，在右下子阵列11dr中，所选下字线wlds经由右下感测放大器sadr而耦接到电源电位的节点，并且所选右位线blrs经由右下感测放大器sadr而耦接到地电位的节点。因此，在所选右下存储器基元mcdrs中，读取电流irdr从所选下字线wlds流向所选右位线blrs。读取电流irdr具有基于所选右下存储器基元mcdrs的电阻状态的大小，并且影响右下感测放大器sadr中的感测节点sen的电压，即，运算放大器op2的非反相输入端子的电压。右下感测放大器sadr输出基于运算放大器op2的非反相输入端子的电压的电压。这样输出的电压反映出所选右下存储器基元mcdrs的电阻状态，并且是从所选右下存储器基元mcdrs读取的数据。
149.从所选左上存储器基元mculs读取数据和从所选右下存储器基元mcdrs读取数据可以并行发生。
150.图12示出根据第一实施例的存储器装置的状态。更具体地，图12进一步示出了在与图11中相同的左上存储器基元被选择状态和右下存储器基元被选择状态下的未在图11中示出的一些部件。在以下描述中，经由感测放大器sa而耦接到电源电位的节点的字线wl
和位线bl被称为处于高(h)电平。经由感测放大器sa而耦接到地电位的节点的字线wl和位线bl被称为处于低(l)电平。
151.如图12所示，向所选左位线blls施加高电平电压以形成左上存储器基元被选择状态，并且向所选下字线wlds施加高电平电压以形成右下存储器基元被选择状态。高电平的所选左位线blls向与该所选左位线blls耦接的左下存储器基元mcdl的第二节点施加高电平电压，该左下存储器基元mcdl在下文中可称为未被选择的左下存储器基元mcdlh。然而，未被选择的左下存储器基元mcdlh的第一节点通过高电平的所选下字线wlds而被施加高电平电压。也就是说，相同的电压被施加到未被选择的左下存储器基元mcdlh的两个端子。因此，读取电流在未被选择的左下存储器基元mcdlh中根本不流动或几乎不流动，并且不发生从未被选择的左下存储器基元mcdlh的数据读取。即，抑制了未被选择的左下存储器基元mcdlh的电阻状态对从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据的干扰。
152.类似地，向所选上字线wlus施加低电平电压以形成左上存储器基元被选择状态，并且向所选右位线blrs施加低电平电压以形成右下存储器基元被选择状态。低电平的所选上字线wlus向与该所选左位线blls耦接的右上存储器基元mcur的第一节点施加低电平电压，该右上存储器基元mcur在下文中可称为未被选择的右上存储器基元mcurh。然而，未被选择的右上存储器基元mcurh的第二节点通过低电平的所选右位线blrs而被施加低电平电压。也就是说，相同的电压被施加到未被选择的右上存储器基元mcurh的两个端子。因此，读取电流在未被选择的右上存储器基元mcurh中根本不流动或几乎不流动，并且不发生从未被选择的右上存储器基元mcurh的数据读取。即，抑制了未被选择的右上存储器基元mcurh的电阻状态对从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据的干扰。
153.从右上存储器基元mcur中的所选右上存储器基元mcurs和左下存储器基元mcdl中的所选左下存储器基元mcdls的并行数据读取通过与从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据的原理相同的原理而被相似地执行。概述如下。
154.图13示出了根据第一实施例的从存储器装置1读取数据期间的状态。图13示出了与图6相同的部件和范围，并类似于图6，表示布局。图13涉及从所选右上存储器基元mcurs和所选左下存储器基元mcdls读取数据的示例。图13仅示出了与从所选右上存储器基元mcurs和所选左下存储器基元mcdls读取数据相关联的部件。
155.所选右上存储器基元mcurs经由与该所选右上存储器基元mcurs耦接且导通的局部行开关tlyu(未示出)和局部列开关tlxr(未示出)，而耦接到右上感测放大器saur的第一节点n1ur和第二节点n2ur。由此，形成右上存储器基元被选择状态。
156.此外，所选左下存储器基元mcdls经由与该所选左下存储器基元mcdls耦接且导通的局部行开关tlyd(未示出)和局部列开关tlxl(未示出)，而耦接到左下感测放大器sadl的第一节点n1dl和第二节点n2dl。由此，形成左下存储器基元被选择状态。
157.在右上存储器基元被选择状态和左下存储器基元被选择状态两者都被形成的状态下，右上感测放大器saur和左下感测放大器sadl的使能信号en被设置为高电平。这将启用右上感测放大器saur和左下感测放大器sadl。
158.在右上子阵列11ur中，所选右位线blrs经由右上感测放大器saur而耦接到电源电位的节点，并且所选上字线wlus经由右上感测放大器saur而耦接到地电位的节点。因此，在
所选右上存储器基元mcurs中，读取电流irur从所选右位线blrs流向所选上字线wlus。由此，右上感测放大器saur获得从所选右上存储器基元mcurs读取的数据。
159.在左下子阵列11dl中，所选下字线wlds经由左下部感测放大器sadl而耦接到电源电位的节点，并且所选左位线blls经由左下部感测放大器sadl而耦接到地电位的节点。因此，在所选左下存储器基元mcdls中，读取电流irdl从所选下字线wlds流向所选左位线blls。由此，左下感测放大器sadl获得从所选左下存储器基元mcdls读取的数据。
160.在图13所示的数据读取中，同样地，从所选右上存储器基元mcurs和所选左下存储器基元mcdls的数据读取不受到左上存储器基元mcul或右下存储器基元mcdr的电阻状态的干扰，如图14所示。图14示出了根据第一实施例的存储器装置的状态。
161.为了形成右上存储器基元被选择状态，高电平电压被施加到所选右位线blrs，低电平电压被施加到所选上字线wlus。为了形成左下存储器基元被选择状态，高电平电压被施加到所选下字线wlds，低电平电压被施加到所选左位线blls。所选左位线blls将低电平电压施加到与低电平的所选上字线wlus耦接的左上存储器基元mcul的第二节点，该左上存储器基元mcul在下文中可被称为未被选择的左上存储器基元mculh。因此，相同的电压被施加到未被选择的左上存储器基元mculh的两个端子，并且读取电流在未被选择的左上存储器基元mculh中根本不流动或几乎不流动。
162.类似地，所选下字线wlds将高电平电压施加到与高电平的所选右位线blrs耦接的右下存储器基元mcdr的第一节点，该右下存储器基元mcdr在下文中可被称为未被选择的右下存储器基元mcdrh。因此，相同的电压被施加到未被选择的右下存储器基元mcdrh的两个端子，并且读取电流在未被选择的右下存储器基元mcdrh中根本不流动或几乎不流动。
163.1.3.优点(有利效果)
164.根据第一实施例，如下所述，可以提供能够有效地读取数据并同时避免行选择器14和列选择器15中的每一者的面积增加的存储器装置1。
165.可以如下从包括左上子阵列11ul、右上子阵列11ur、左下子阵列11dl和右下子阵列11dr的存储器基元阵列11读取数据。
166.图15示出了根据第一参考例的存储器装置100的一些部件和数据读取期间的状态。存储器装置100仅包括用于存储器基元阵列11的单个感测放大器41a。感测放大器41a包括与左上感测放大器saul或右上感测放大器saur的部件和连接相同的部件和连接，并将读取电流ir从第二节点n2提供给第一节点n1。由于存储器装置100仅包括单个感测放大器41，因此单个数据读取操作可以仅从单个存储器基元mc读取数据。为了能够通过单个数据读取操作从两个存储器基元mc读取数据，可以考虑图16所示的配置。
167.图16示出了根据第二参考例的存储器装置200的一些部件和数据读取期间的状态。存储器装置200包括两个感测放大器41a和41b。感测放大器41a和41b中的每一者包括与左上感测放大器saur的部件和连接相同的部件和连接，并且将读取电流ir从其第二节点n2提供给其第一节点n1。感测放大器41a的第一节点n1耦接到全局字线gwlu，感测放大器41a的第二节点n2耦接到全局位线gbll。感测放大器41b的第一节点n1耦接到全局字线gwlu，感测放大器41b的第二节点n2耦接到全局位线gblr。
168.如参考图7所述，多个上字线wlu共享单个局部字线lwlu。因此，可以从中并行读取数据的两个存储器基元mc需要耦接到单个上字线wlu。从满足上述条件的所选左上存储器
基元mculs和所选右上存储器基元mcurs读取数据。为此，所选左位线blls和所选右位线blrs分别经由感测放大器41a和41b而被施加高电平电压。所选上字线wlus经由感测放大器41a和41b而被施加低电平电压。当在该状态下启用感测放大器41a和41b时，可以从所选左上存储器基元mculs和所选右上存储器基元mcurs读取数据。
169.在数据读取期间，读取电流irul从感测放大器41a流向所选上字线wlus，并且读取电流irur从感测放大器41b流向所选上字线wlus。因此，大小为irul irur的电流(即，大小为读取电流ir的两倍的电流)流向所选上字线wlus。为了允许这种大小的电流从所选上字线wlus流向局部字线lwlu，在每个上字线wlu和局部字线lwlu之间起着与局部行开关tlyu相同作用的局部行开关tly1需要具有传导(或，驱动)电流的能力(电流驱动能力)，其中该电流驱动能力是仅具有电流ir的驱动能力的局部行开关tlyu的电流驱动能力的两倍。晶体管的电流驱动能力通常取决于晶体管的尺寸。所有局部行开关tly1的尺寸都需要是仅具有电流ir的驱动能力的局部行开关tlyu的尺寸的两倍。由于存储器装置包括数百个或多于1000个局部行开关tly1，因此尺寸增加的影响很大。类似地，局部字线lwlu和全局字线gwlu之间的全局行开关tgy1也需要具有两倍于全局行开关tgyu的电流驱动能力。
170.图17示出了根据第三参考例的存储器装置300的一些部件和数据读取期间的状态。存储器装置300包括两个感测放大器41a和41c。感测放大器41c包括与左上感测放大器saul的部件和连接相同的部件和连接，并将读取电流ir从其第二节点n2提供给其第一节点n1。感测放大器41c的第一节点n1耦接到全局字线gwld，感测放大器41c的第二节点n2耦接到全局位线gbll。
171.多个左位线bll共享单个局部位线lbll。因此，可以从其中并行读取数据的两个存储器基元mc需要耦接到单个左位线bll。从满足上述条件的所选左上存储器基元mculs和所选左下存储器基元mcdls读取数据。为此，所选上字线wlus和所选下字线wlds分别经由感测放大器41a和41c而被施加低电平电压。所选左位线blls经由感测放大器41a和41c而被施加高电平电压。认为当在该状态下启用感测放大器41a和41c时，从所选左上存储器基元mculs和所选左下存储器基元mcdls读取数据。
172.然而，由于两个所选存储器基元mcs耦接到单个所选左位线blls，因此从两个所选存储器基元mcs中的一者的数据读取受到另一所选存储器基元mcs的数据的干扰，因此不能从两个所选存储器基元mcs中的一者正确地读取数据。
173.为了处理存储器装置200和300中的上述问题，可以考虑图18所示的配置。图18示出了根据第四参考例的存储器装置400的一些部件和数据读取期间的状态。存储器装置400包括两个感测放大器41a和41d。感测放大器41d包括与左上感测放大器saul的部件和连接相同的部件和连接，并将读取电流ir从其第二节点n2提供给其第一节点n1。感测放大器41d的第一节点n1耦接到全局字线gwld，感测放大器41d的第二节点n2耦接到全局位线gblr。
174.通过选择单个左上存储器基元mcul和单个右下存储器基元mcdr，可以并行地从所选左上存储器基元mculs和所选右下存储器基元mcdrs读取数据。为了执行这种数据读取，需要分别经由感测放大器41a和41d向所选左位线blls和所选右位线blrs施加高电平电压。此外，需要分别经由感测放大器41a和41d向所选上字线wlus和所选下字线wlds施加低电平电压。然而，通过施加这样的电压，耦接到所选右位线blrs和所选上字线wlus的未被选择的右上存储器基元mcurh也被设置在被选择状态。此外，耦接到所选左位线blls和所选下字线
wlds的未被选择的左下存储器基元mcdlh被设置在被选择状态。因此，从所选左上存储器基元mculs的数据读取受到基于未被选择的左下存储器基元mcdlh的状态的电压的干扰，并且不能被正确地执行。类似地，从所选右下存储器基元mcdrs的数据读取受到基于未被选择的右上存储器基元mcurh的状态的电压的干扰，并且不能被正确地执行。
175.根据第一实施例的存储器装置1包括第一感测放大器sa和第二感测放大器sa。第一感测放大器sa向第一所选存储器基元mcs提供从第一位线组中的第一所选位线bl到第一字线组中的第一所选字线wl的读取电流ir。第二感测放大器sa向第二所选存储器基元mcs提供从第二字线组中的第二所选字线wl到第二位线组中的第二所选位线bl的另一读取电流。
176.作为更详细的示例，左上感测放大器saul在第二节点n2ul处耦接到所选左位线blls且在第一节点n1ul处耦接到所选上字线wlus，使得读取电流ir从第二节点n2ul流向第一节点n1ul，并且从耦接在所选左位线blls与所选上字线wlus之间的所选左上存储器基元mculs读取数据。此外，右下感测放大器sadr在第一节点n1dr处耦接到所选下字线wlds且在第二节点n2dr处耦接到所选右位线blrs，使得读取电流ir从第二节点n2dr流向第一节点n1dr，并且从耦接在所选下字线wlds与所选右位线blrs之间的所选右下存储器基元mcdrs读取数据。该配置可形成从所选左上存储器基元mculs读取数据所需的状态(即，左上存储器基元被选择状态)和从所选右下存储器基元mcdrs读取数据所需的状态(即，右下存储器基元被选择状态)，而不会相互干扰。此外，从所选左上存储器基元mculs读取数据所需的状态和从所选右下存储器基元mcdrs读取数据所需的状态避免了无意地形成从未被选择的存储器基元mc读取数据的状态。这抑制了对从所选存储器基元mcs正确地读取数据的阻碍。因此，可以并行地从两个所选存储器基元mcs读取正确的数据。
177.2.第二实施例
178.第二实施例与第一实施例在从其中并行读取数据的所选存储器基元mcs的数量方面不同。下面将主要描述与第一实施例的区别。未提及的事项可以遵照第一实施例中的描述。
179.根据第二实施例的存储器装置1在行选择器14的细节、列选择器15的细节以及控制电路13的控制方面不同于根据第一实施例的存储器装置1。根据第二实施例的存储器装置1、行选择器14和列选择器15在下文中可被称为存储器装置1b、行选择器14b和列选择器15b，以区别于根据第一实施例的存储器装置1、行选择器14和列选择器15。
180.2.1.结构(配置)
181.图19示出了根据第二实施例的存储器装置1b的一些功能块的细节。更具体地，图19示出了存储器基元阵列11、行选择器14b、列选择器15b和写入电路16中的每一者的部件、连接和布局。
182.如图19所示，左上感测放大器saul、右上感测放大器saur、左下感测放大器sadl和右下感测放大器sadr耦接到与第一实施例中的部件不同的部件。
183.与第一实施例的行选择器14类似，行选择器14b包括上行选择器14bu和下行选择器14bd。
184.列选择器15b对应于其中第一实施例的左列选择器15l和右列选择器15r中的每一者被分为两个单独部分的配置。在下文中，第一实施例中的左列选择器15l的左部分(例如，
左半部分)将被称为左端列选择器15blm，其余部分将被称为左列选择器15bl。类似地，在下文中，第一实施例中的右列选择器15r的右部分(例如右半部分)将被称为右端列选择器15brm，其余部分将被称为右列选择器15br。
185.左端列选择器15blm耦接到连续排列的一些左位线bll，并且左列选择器15bl耦接到剩余的左位线bll。例如，位于所有左位线bll中的左半部分中的左位线bll耦接到左端列选择器15blm，并且位于所有左位线bll中的右半部分中的左位线bll耦接到左列选择器15bl。耦接到左端列选择器15blm的左位线bll在下文中将被称为左端位线bllm，并且耦接到左列选择器15bl的左位线bll在下文中将被称为左位线bll。
186.左端列选择器15blm将左端位线bllm中的由地址信号add指定的一条左端位线bllm耦接到左上感测放大器saul的第二节点n2ul。左列选择器15bl将左位线bll中的由地址信号add指定的一条左位线bll耦接到左下感测放大器sadl的第二节点n2dl。
187.右端列选择器15brm耦接到连续排列的一些右位线blr，并且右列选择器15br耦接到剩余的右位线blr。例如，位于所有右位线blr中的右半部分中的右位线blr耦接到右端列选择器15brm，并且位于所有右位线blr中的左半部分中的右位线blr耦接到右列选择器15br。耦接到右端列选择器15brm的右位线blr在下文中将被称为右端位线blrm，并且耦接到右列选择器15br的右位线blr在下文中将被称为右位线blr。
188.右列选择器15br接收地址信号add，并将右位线blr中的由地址信号add指定的一条右位线blr耦接到右上感测放大器saur的第二节点n2ur。右端列选择器15brm将右端位线blrm中的由地址信号add指定的一条右端位线blrm耦接到右下感测放大器sadr的第二节点n2dr。
189.2.1.1.列选择器的细节
190.图20示出了根据第二实施例的列选择器的部件和连接的示例。
191.上行选择器14bu不包括第一实施例的局部行开关tlyu，而是包括局部行开关tlyu1。上行选择器14bu不包括第一实施例的全局行开关tgyu，而是包括全局行开关tgyu1。
192.下行选择器14bd不包括第一实施例的局部行开关tlyd，而是包括局部行开关tlyd1。下行选择器14bd不包括全局行开关tgyd，而是包括全局行开关tgyd1。
193.设置每个局部行开关tlyu1来替代第一实施例的行选择器14中的每个局部行开关tlyu。设置全局行开关tgyu1来替代第一实施例的行选择器14中的全局行开关tgyu。设置每个局部行开关tlyd1来替代第一实施例的行选择器14中的每个局部行开关tlyd。设置全局行开关tgyd1来替代第一实施例的行选择器14中的全局行开关tgyd。
194.局部行开关tlyu1和tlyd1具有分别高于局部行开关tlyu和tlyd的电流驱动能力。为此，局部行开关tlyu1和tlyd1的尺寸(特别是栅极宽度)可以分别大于局部行开关tlyu和tlyd的尺寸(特别是栅极宽度)。局部行开关tlyu1和tlyd1各自具有可使得两倍于读取电流ir的电流流动的驱动能力。
195.全局行开关tgyu1和tgyd1具有分别高于全局行开关tgyu和tgyd的电流驱动能力。为此，全局行开关tgyu1和tgyd1的尺寸(特别是栅极宽度)可以分别大于全局行开关tgyu和tgyd的尺寸(特别是栅极宽度)。全局行开关tgyu1和tgyd1各自至少具有可使得两倍于读取电流ir的电流流动的驱动能力。
196.左端列选择器15blm、左列选择器15bl、右列选择器15br和右端列选择器15brm中
的每一者具有与第一实施例的左列选择器15l或右列选择器15r相同的配置和功能。也就是说，左端列选择器15blm、左列选择器15bl、右列选择器15br和右端列选择器15brm中的每一者都包括多个局部列开关、局部位线、全局列开关和全局位线的集合。这些集合相互独立。以类似于第一实施例的左列选择器15l或右列选择器15r中的方式，在左端列选择器15blm、左列选择器15bl、右列选择器15br和右端列选择器15brm的每一者中，多个局部列开关、局部位线、全局列开关和全局位线被耦接。详情如下。
197.左端列选择器15blm包括多个局部列开关tlxlm、局部位线lbllm、全局列开关tgxlm和全局位线gbllm。每个局部列开关tlxlm耦接在单个左端位线bllm和局部位线lbllm之间。与第一实施例的局部列开关tlxl类似，每个局部列开关tlxlm在其控制端子处接收独属于该局部列开关tlxlm的控制信号lxl。局部位线lbllm经由全局列开关tgxlm耦接到全局位线gbllm。全局列开关tgxlm在其控制端子处接收控制信号gxl。当局部列开关tlxlm和全局列开关tgxlm被接通时，单个左端位线bllm可耦接到左上感测放大器saul的第二节点n2ul。
198.左列选择器15l包括多个局部列开关tlxl、局部位线lbll、全局列开关tgxl和全局位线gbll。每个局部列开关tlxl耦接在单个左位线bll和局部位线lbll之间。与第一实施例的局部列开关tlxl类似，每个局部列开关tlxl在其控制端子处接收独属于该局部列开关tlxl的控制信号lx1。局部位线lbll经由全局列开关tgxl耦接到全局位线gbll。全局列开关tgxl在其控制端子处接收控制信号gxl。当局部列开关tlxl和全局列开关tgxl被接通时，单个左位线bll可耦接到左下感测放大器sadl的第二节点n2dl。
199.右列选择器15r包括多个局部列开关tlxr、局部位线lblr、全局列开关tgxr和全局位线gblr。每个局部列开关tlxr耦接在单个右位线blr和局部位线lblr之间。与第一实施例的局部列开关tlxr类似，每个局部列开关tlxr在其控制端子处接收独属于该局部列开关tlxr的控制信号lxr。局部位线lblr经由全局列开关tgxr耦接到全局位线gblr。全局列开关tgxr在其控制端子处接收控制信号gxr。当局部列开关tlxr和全局列开关tgxr被接通时，单个右位线blr可耦接到右上感测放大器saur的第二节点n2ur。
200.右端列选择器15brm包括多个局部列开关tlxrm、局部位线lblrm、全局列开关tgxrm和全局位线gblrm。每个局部列开关tlxrm耦接在单个右端位线blrm和局部位线lblrm之间。与第一实施例的局部列开关tlxr类似，每个局部列开关tlxrm在其控制端子处接收独属于该局部列开关tlxrm的控制信号lxr。局部位线lblrm经由全局列开关tgxrm耦接到全局位线gblrm。全局列开关tgxrm在其控制端子处接收控制信号gxr。当局部列开关tlxrm和全局列开关tgxrm被接通时，单个右端位线blrm可耦接到右下感测放大器sadr的第二节点n2dr。
201.2.2.操作
202.图21示出了根据第二实施例的从存储器装置1读取数据期间的状态。图21示出了与图19中相同的范围，并且类似于图19，表示布局。
203.存储器装置1b从左上子阵列11ul、右上子阵列11ur、左下子阵列11dl和右下子阵列11dr的总共四个存储器基元mc并行地读取数据。即，存储器装置1b从所选左上存储器基元mculs、所选右上存储器基元mcurs、所选左下存储器基元mcdls和所选右下存储器基元mcdrs并行地读取数据。图21仅示出与从所选左上存储器基元mculs、所选右上存储器基元
mcurs、所选左下存储器基元mcdls和所选右下存储器基元mcdrs读取数据相关联的部件。第二实施例中的数据读取的概述对应于或类似于从所选左上存储器基元mculs和所选右下存储器基元mcdrs并行读取数据(图11)以及从所选右上存储器基元mcurs和所选左下存储器基元mcdls并行读取数据(图13)的情况。
204.所选左上存储器基元mculs和所选右上存储器基元mcurs需要耦接到相同的上字线wlu。所选左下存储器基元mcdls和所选右下存储器基元mcdrs需要耦接到相同的下字线wld。可以从满足上述条件的四个存储器基元mc并行读取数据。
205.在下文中，耦接到所选左上存储器基元mculs的左端位线bllm将被称为所选左端位线bllms。在下文中，耦接到所选左下存储器基元mcdls的左位线bll将被称为所选左位线blls。在下文中，耦接到所选右上存储器基元mcurs的右位线blr将被称为所选右位线blrs。在下文中，耦接到所选右下存储器基元mcdrs的右端位线blrm将被称为所选右端位线blrms。
206.与根据第一实施例的方法类似，形成左上存储器基元被选择状态、右上存储器基元被选择状态、左下存储器基元被选择状态和右下存储器基元被选择状态。可以根据第一实施例的描述来估计细节，并且概述如下。
207.所选上字线wlus经由与该所选上字线wlus耦接且导通的局部行开关tlyu1(未示出)和全局行开关tgyu1(未示出)而耦接到左上感测放大器saul的第一节点n1ul和右上感测放大器saur的第一节点n1ur。
208.所选下字线wlds经由与该所选下字线wlds耦接且导通的局部行开关tlyd1(未示出)和全局行开关tgyd(未示出)而耦接到左下部感测放大器sadl的第一节点n1dl和右下感测放大器sadr的第一节点n1dr。
209.所选左端位线bllms经由与该所选左端位线bllms耦接且导通的局部列开关tlxlm(未示出)和全局列开关tgxlm(未示出)而耦接到左上感测放大器saul的第二节点n2ul。
210.所选左位线blls经由与所选左位线blls耦接且导通的局部列开关tlxl(未示出)和全局列开关tgxl(未示出)而耦接到左下感测放大器sadl的第二节点n2dl。
211.所选右位线blrs经由与该所选右位线blrs耦接且导通的局部列开关tlxr(未示出)和全局列开关tgxr(未示出)而耦接到右上感测放大器saur的第二节点n2ur。
212.所选右端位线blrms经由与该所选右端位线blrms且导通的局部列开关tlxrm(未示出)和全局列开关tgxrm(未示出)而耦接到右下感测放大器sadr的第二节点n2dr。
213.在如上所述形成左上存储器基元被选择状态、右上存储器基元被选择状态、左下存储器基元被选择状态和右下存储器基元被选择状态的状态下，与第一实施例类似地，左上感测放大器saul、右上感测放大器saur、左下感测放大器sadl和右下感测放大器sadr被启用。这将开始从所选左上存储器基元mculs、所选右上存储器基元mcurs、所选左下存储器基元mcdls和所选右下存储器基元mcdrs读取数据。
214.伴随着数据读取的开始，与数据读取相关联的每个互连被如下施加电压。低电平电压被施加到所选上字线wlus。高电平电压被施加到所选下字线wlds。高电平电压被施加到所选左端位线bllms。低电平电压被施加到所选左位线blls。低电平电压被施加到所选右位线blrs。低电平电压被施加到所选右端位线blrms。
215.用于数据读取的电压的施加使得可以防止从所选左上存储器基元mculs的数据读
取、从所选右上存储器基元mcurs的数据读取、从所选左下存储器基元mcdls的数据读取和从所选右下存储器基元mcdrs的数据读取相互干扰。因此，可以如下获得读取数据。
216.读取电流irul通过所选左上存储器基元mculs从所选左端位线bllms流向所选上字线wlus。左上感测放大器saul输出反映所选左上存储器基元mculs的电阻状态的电压。该电压对应于从所选左上存储器基元mculs读取的数据。
217.读取电流irur通过所选右上存储器基元mcurs从所选右位线blrs流向所选上字线wlus。右上感测放大器saur输出反映所选右上存储器基元mcurs的电阻状态的电压。该电压对应于从所选右上存储器基元mcurs读取的数据。
218.读取电流irdl通过所选左下存储器基元mcdls从所选下字线wlds流向所选左位线blls。左下感测放大器sadl输出反映所选左下存储器基元mcdls的电阻状态的电压。该电压对应于从所选左下存储器基元mcdls读取的数据。
219.读取电流irdr通过所选右下存储器基元mcdrs从所选下字线wlds流向所选右端位线blrms。右下感测放大器sadr输出反映所选右下存储器基元mcdrs的电阻状态的电压。该电压对应于从所选右下存储器基元mcdrs读取的数据。
220.通过执行数据读取，2
×
ir的大小的电流可以流过耦接到所选上字线wlus的局部行开关tlyu1(未示出)和全局行开关tgyu1(未示出)。此外，2
×
ir的大小的电流可以流过耦接到所选下字线wlds的局部行开关tlyd1(未示出)和全局行开关tgyd1(未示出)。
221.2.3.优点(有利效果)
222.可以提供具有大电流驱动能力的局部行开关，如局部行开关tlyu1和tlyd1。在这种情况下，根据第二实施例，可以并行地从四个存储器基元mc读取正确的数据，如下所述。
223.与第一实施例类似，存储器装置1b包括第一感测放大器sa和第二感测放大器sa。第一感测放大器sa向第一所选存储器基元mcs提供从第一位线组中的第一所选位线bls到第一字线组中的第一所选字线wls的读取电流ir。第二感测放大器sa向第二所选存储器基元mcs提供从第二字线组中的第二所选字线wls到第二位线组中的第二所选位线bls的另一读取电流ir。
224.此外，存储器装置1b包括第三感测放大器sa和第四感测放大器sa。第三感测放大器sa向第三所选存储器基元mcs提供从第三位线组中的第三所选位线bls到第一所选字线wls的读取电流ir。第四感测放大器sa向第四所选存储器基元mcs提供从第二所选字线wls到第四位线组中的第四所选位线bls的另一读取电流ir。
225.分别从第一到第四所选存储器基元mcs读取数据所需的状态可以在不相互干扰的情况下形成。因此，可以并行地从四个存储器基元mc读取正确的数据。
226.2.4.修改例
227.已经描述了与第一实施例的左列选择器15l和右列选择器15r中的每一者被分为两个单独部分的配置相对应的示例。然而，第二实施例不限于此。也就是说，第一实施例的左列选择器15l和右列选择器15r中的每一者可以被分为三个或更多个单独部分。
228.3.修改例
229.左上感测放大器saul、右上感测放大器saur、左下感测放大器sadl和右下感测放大器sadr中的每一者都可以具有从其第一节点n1提供读取电流ir和从其第二节点n2引出读取电流ir的功能，以及从其第二节点n2提供读取电流ir并从其第一节点n1引出读取电流
ir的功能。即，每个感测放大器sa包括图8所示的配置和图9或图10所示的配置，并且可以被配置为动态地选择图8所示的配置和图9或图10所示的配置之一。
230.可变电阻元件vr可包括相变元件、铁电元件或另一元件。相变元件用于通过写入电流产生的热将相变随机存取存储器(pcram)设置为晶体状态或非晶状态，从而根据状态展现出不同的电阻值。可变电阻元件vr可包括用于电阻式ram(reram)的元件。对于这种可变电阻元件vr，可变电阻元件vr的电阻值根据写入脉冲的宽度(脉冲施加时间段)或幅度(电流值或电压值)以及写入脉冲的极性的施加(施加方向)而变化。
231.虽然已经描述了特定实施例，但是这些实施例仅以示例的方式给出，并不旨在限制本发明的范围。实际上，本文描述的新颖实施例可以以多种其他形式体现；此外，在不脱离本发明的精神的情况下，可以在本文描述的实施例的形式上进行各种省略、替换和更改。所附权利要求及其等同物旨在涵盖落在本发明的范围和精神内的这样的形式或修改。
232.符号的说明
233.1：磁存储器装置、2：存储控制器、11：存储器基元阵列、12：输入输出电路、13：控制电路、14：行选择电路、15：列选择电路、16：写入电路、17：读取电路、mc：存储器基元、wl：字线、bl：位线、vr：磁阻元件、se：开关元件、21:导体、22:导体、24:下电极、25:可变电阻材料、26:上电极、31:铁磁层、32:绝缘层、33:铁磁层、11ul:左上子阵列、11ur:右上子阵列、11dl:左下子阵列、11dr:右下子阵列、wlu:上字线、wld：下字线、bll:左位线、blr:右位线、mcul:左上存储器基元、mcur:右上存储器基元、mcdl:左下存储器基元、mcdr:右下存储器基元、14u:上行选择器、14d:下行选择器、15l:左列选择器、15r:右列选择器、saul:左上感测放大器、saur:右上感测放大器、sadl:左下感测放大器、sadr:右下感测放大器、n1ul:第一节点、n1ur:第一节点、n1dl:第一节点、n1dr:第一节点、n2ul:第二节点、n2ur:第二节点、n2dl:第二节点、n2dr:第二节点、lwlu:局部字线、lwld:局部字线、gwlu:全局字线、gwld:全局字线、lbll:局部位线、lblr：局部位线、gbll：全局位线、gblr：全局位线、mculs：所选左上存储器基元、mcdrs：所选右下存储器基元、mcurs：所选右上存储器基元、mcdls：所选左下存储器基元、wlus：所选上字线、blls：所选左位线、wlds：所选下字线、blrs：所选右位线。