用于易失性存储器装置中的地址加扰的设备、系统和方法与流程

1.本公开大体上涉及易失性存储器装置，例如动态随机存取存储器(dram)，且更具体地，涉及用于易失性存储器装置中的地址加扰的设备、系统和方法。


背景技术：

2.对易失性存储器的攻击变得越来越普遍，包含行锤攻击和其它类型的攻击。对存储器装置的一些攻击是基于对存储器装置的存储器阵列的地址拓扑的了解。因此，攻击者可能会花费一定的时间对dram装置的地址拓扑进行反向工程化以协调存储器阵列的攻击。需要提高安全性以混淆存储器装置中的地址拓扑。


技术实现要素：

3.根据本技术的方面，提供一种设备。所述设备包括：存储器阵列，其包括对应于第一地址的第一行易失性存储器单元和对应于第二地址的第二行易失性存储器单元；以及地址解码器，其被配置成经由命令和地址总线接收定向到所述第一地址的存取命令，并使用加扰密钥加扰所述第一地址以提供所述第二地址，其中响应于所述存取命令而执行对对应于所述第二地址的所述第二行存储器单元的存取。
4.根据本技术的另一方面，提供一种设备。所述设备包括：存储器阵列，其包括多行易失性存储器单元；以及刷新控制电路，其被配置成使用加扰密钥加扰第一刷新地址以提供对应于所述多行易失性存储器单元中的第一行的第一经加扰刷新地址以用于第一自动刷新操作，并且使用所述加扰密钥加扰第二刷新地址以提供对应于所述多行易失性存储器单元中的第二行的第二经加扰刷新地址以用于所述第一刷新操作之后的第二自动刷新操作，其中所述第一地址与所述第二地址是顺序的且所述第一经加扰地址与所述第二经加扰地址不是顺序的。
5.根据本技术的又一方面，提供一种方法。所述方法包括：在动态随机存取存储器(dram)的地址解码器处经由命令和地址总线接收定向到第一地址的存取命令；使用加扰密钥加扰所述第一地址以提供第二地址；以及执行对对应于所述第二地址的所述dram的存储器阵列的一行存储器单元的存取。
6.根据本技术的再一方面，提供一种方法。所述方法包括：在动态随机存取存储器(dram)的地址解码器处使用第一加扰密钥加扰与存取命令相关联的第一地址以提供第二地址；执行对对应于所述第二地址的所述dram的存储器阵列的第一行存储器单元的存取；在所述dram的所述刷新控制电路处使用第二加扰密钥加扰所述第一地址以提供第三地址；以及执行对对应于所述第三地址的所述存储器阵列的第二行存储器单元的刷新。
附图说明
7.图1是根据本公开的实施例的半导体装置的框图。
8.图2是根据本公开的实施例的刷新控制电路的框图。
9.图3是根据本公开的实施例的地址加扰器的框图。
10.图4是根据本公开的实施例的地址加扰器的示意图。
11.图5是根据本公开的实施例的加扰易失性存储器中的地址的方法的框图。
具体实施方式
12.本技术描述易失性存储器中用于混淆存储器阵列的地址拓扑的地址加扰技术的实例。在一些实施例中，存储器的地址解码器可包含地址加扰器，所述地址加扰器被配置成基于一或多个加扰密钥加扰所接收地址(例如，经由命令和地址总线从存储器控制器接收)的至少一部分以提供经加扰地址。在一些实例中，对行地址进行加扰。加扰密钥可以由存储器的随机数生成器生成。地址加扰器可被配置成使用所接收地址和加扰密钥执行逻辑逐位操作以生成经加扰行地址。随机数生成器可以使用随机数生成器逻辑或电路系统随机地生成第一加扰密钥。随机数生成器可包含线性反馈移位寄存器，并且可以使用种子值来启动密钥的随机生成。在一些实例中，随机数生成器130可以为存储器阵列的每个存储体生成不同的加扰密钥。经加扰行地址xadd可以通过使得更难以破译存储器阵列的地址拓扑以攻击存储器来检索敏感数据而提高存储器的安全性。
13.在一些实施例中，存储器可进一步包含第二地址加扰器，以在自动刷新操作期间加扰顺序刷新地址。也就是说，取代按顺序刷新存储器阵列的地址，存储器可以基于随机数生成器提供的第二(一或多个)加扰密钥加扰顺序自动刷新地址以提供经加扰自动刷新地址。第二地址加扰器可被配置成使用顺序自动刷新地址和第二加扰密钥来执行逻辑逐位操作，以在自动刷新操作期间生成经加扰刷新地址。随机数生成器可以使用随机数生成器逻辑或电路系统随机地生成第二加扰密钥。在一些实例中，随机数生成器可以生成不同的第一和第二加扰密钥，用于在自动刷新操作期间由第一加扰器生成经加扰行地址和由第二加扰器生成经加扰刷新地址。经加扰刷新地址可以通过使得更难以破译存储器阵列的地址拓扑以攻击存储器来检索敏感数据而提供额外的安全层。在一些实例中，第一和第二加扰密钥可以是公共的。在一些实例中，可在存储器的每次复位或通电循环期间或之后重新生成(例如，更新或改变)第一和第二加扰密钥。在一些实例中，可响应于从存储器控制器接收到的命令重新生成第一和第二加扰密钥。
14.以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考附图，所述附图形成本文的一部分，并且以图示方式示出在其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
15.图1是根据本公开的实施例的半导体装置100的框图。半导体装置100可以是半导体存储器装置，例如集成在单个半导体芯片上的dram装置。
16.半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器存储体。在图1的实施例中，存储器阵列118示出为包含八个存储器存储体bank0到bank7。在其它
实施例的存储器阵列118中可以包含更多或更少存储体。每一存储器存储体包含多个字线wl、多个位线bl和/bl，以及布置在所述多个字线wl和所述多个位线bl和/bl的相交处的多个存储器单元mc。字线wl的选择由行解码器108执行，且位线bl和/bl的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每个存储器存储体的相应行解码器，且列解码器110包含用于每个存储器存储体的相应列解码器。位线bl和/bl耦合到相应感测放大器(samp)。来自位线bl或/bl的读取数据由感测放大器samp放大，且通过互补局部数据线(liot/b)、传输门(tg)和互补主数据线(miot/b)传输到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据通过互补主要数据线miot/b、传输门tg和互补局部数据线liot/b传输到感测放大器samp，且在耦合到位线bl或/bl的存储器单元mc中写入。
17.半导体装置100可采用多个外部端子，包含：耦合到命令和地址总线以接收命令和地址的命令和地址(c/a)端子；和用于接收时钟ck和/ck的cs信号时钟端子；用于提供数据的数据端子dq；以及用于接收电源电势vdd、vss、vddq和vssq的电源端子。
18.可为时钟端子供应外部时钟ck和/ck，所述外部时钟被提供到输入电路112。外部时钟可以是互补的。输入电路112基于ck和/ck时钟生成内部时钟iclk。iclk时钟提供到命令解码器110和内部时钟生成器114。内部时钟生成器114基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于各种内部电路的定时操作。内部数据时钟lclk被提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行计时，例如被提供到数据接收器以对写入数据的接收进行计时。
19.可为c/a端子供应存储器地址。经由命令/地址输入电路102将供应到c/a端子的存储器地址传输到地址解码器104。地址解码器104接收地址且将经解码行地址xadd供应到行解码器108且将经解码列地址yadd供应到列解码器110。地址解码器104还可以供应经解码存储体地址badd，其可以指示含有经解码行地址xadd和列地址yadd的存储器阵列118的存储体。可为c/a端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址xadd、列地址yadd和存储体地址badd相关联。
20.在一些实例中，地址解码器104可包含地址加扰器105，所述地址加扰器被配置成基于由随机数生成器130提供的第一(一或多个)加扰密钥加扰经由c/a总线接收的地址，以将行地址xadd提供为经加扰行地址。地址加扰器105可被配置成使用所接收行地址和第一加扰密钥执行逻辑逐位操作以生成经加扰行地址xadd。随机数生成器130可以使用随机数生成器逻辑或电路系统随机地生成第一加扰密钥。随机数生成器130可包含线性反馈移位寄存器，并且可以使用种子值来启动加扰密钥的随机生成。在一些实例中，随机数生成器130可以为存储器单元阵列118的每个存储体bank-07生成不同的加扰密钥。经加扰行地址xadd可以通过使得更难以破译存储器阵列的地址拓扑以攻击存储器来检索敏感数据而提高半导体装置100的安全性。
21.命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
22.装置100可接收作为读取命令的存取命令。当接收到读取命令且及时向存储体地址、行地址和列地址供应所述读取命令时，从存储器阵列118中对应于所述行地址和列地址的存储器单元读取读取数据。通过命令解码器106接收读取命令，所述命令解码器提供内部命令，使得将来自存储器阵列118的读取数据提供到读取/写入放大器120。读取数据经由输入/输出电路122从数据端子dq输出到外侧。
23.装置100可以接收作为写入命令的存取命令。当接收到写入命令且及时向存储体地址、行地址和列地址供应所述写入命令时，将供应到数据端子dq的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。通过命令解码器106接收写入命令，所述命令解码器提供内部命令，使得通过输入/输出电路122中的数据接收器接收写入数据。写入时钟还可提供到外部时钟端子，以对通过输入/输出电路122的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，且通过读取/写入放大器120供应到待写入到存储器单元mc中的存储器阵列118。
24.装置100还可接收使其执行作为自刷新模式的部分的一或多个刷新操作的命令。装置100可周期性地置于刷新模式中。因此，每当存储器装置处于刷新模式时，可周期性地执行刷新操作。在一些实施例中，刷新模式命令可以外部地发布到存储器装置100。在一些实施例中，刷新模式命令可以通过装置的组件周期性地生成。在一些实施例中，当外部信号指示刷新模式进入命令时，还可以激活刷新信号aref。刷新信号aref可以是当命令解码器106接收到指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号aref可紧接在命令输入之后激活，且此后可按所要内部定时循环激活。刷新信号aref可用于在刷新模式期间控制刷新操作的定时。自刷新离开命令可以使刷新信号aref的自动激活停止并且可以使装置100返回到闲置状态和/或恢复其它操作。
25.将刷新信号aref供应到刷新控制电路116。刷新控制电路116将刷新行地址rxadd供应到行解码器108，所述行解码器可以刷新由刷新行地址rxadd指示的一或多个字线wl。在一些实施例中，刷新地址rxadd可以表示单个字线。在一些实施例中，刷新地址rxadd可以表示多个字线，所述多个字线可以由行解码器108顺序地或同时地刷新。在一些实施例中，由刷新地址rxadd表示的字线的数目可以从一个刷新地址到另一刷新地址而不同。刷新控制电路116可以控制刷新操作的定时，且可生成和提供刷新地址rxadd。可以控制刷新控制电路116以改变刷新地址rxadd的细节(例如，如何计算刷新地址、刷新地址的定时、地址表示的字线的数目)，或可以基于内部逻辑进行操作。
26.刷新控制电路116可选择性地输出目标刷新地址(例如其基于侵略者指定一或多个受害者地址)或自动刷新地址(例如来自一连串自动刷新地址)作为刷新地址rxadd。基于刷新地址rxadd的类型，行解码器108可执行目标刷新操作或自动刷新操作。自动刷新地址可以来自基于刷新信号aref的激活而提供的一连串地址。刷新控制电路116可以按aref确定的速率循环通过一连串自动刷新地址。在一些实施例中，自动刷新操作通常可以以这样的定时发生：循环所述一连串自动刷新地址，使得对于给定字线，在自动刷新操作之间的时间中期望没有信息降级。换句话说，可执行自动刷新操作使得按快于信息衰减的预期速率的速率刷新每一字线。
27.在一些实例中，在自动刷新操作期间，代替按顺序刷新存储器单元阵列118的地址，刷新控制电路116可包含地址加扰器，所述地址加扰器被配置成基于由随机数生成器
130提供的第二(一或多个)加扰密钥加扰顺序自动刷新地址，以提供刷新地址rxadd。刷新控制电路116的地址加扰器可被配置成使用顺序自动刷新地址和第二加扰密钥来执行逻辑逐位操作，以在自动刷新操作期间生成经加扰刷新地址rxadd。随机数生成器130可以使用随机数生成器逻辑或电路系统随机地生成第二加扰密钥。在一些实例中，随机数生成器130可以生成不同的第一和第二加扰密钥，用于在自动刷新操作期间由地址加扰器105生成行地址xadd和由刷新控制电路116生成刷新地址rxadd。经加扰刷新地址rxadd可以通过使得更难以破译存储器阵列的地址拓扑以攻击存储器来检索敏感数据而提供额外的安全层。在一些实例中，第一和第二加扰密钥可以是公共的。
28.在一些实例中，随机数生成器130可被配置成在存储器的每次复位或通电循环期间或之后重新生成(例如，更新或改变)第一和第二加扰密钥。在一些实例中，随机数生成器130可被配置成响应于从存储器控制器接收到的命令重新生成第一和第二加扰密钥。
29.如本文中所使用，信号的激活可以指电路响应于的信号波形的任何部分。例如，如果电路响应于上升沿，那么信号从低电平切换到高电平可以是激活。激活的一个实例类型是脉冲，其中信号在一段时间内从低电平切换到高电平，且接着返回到低电平。这可触发响应于处于高逻辑电平的上升沿、下降沿和/或信号的电路。
30.刷新控制电路116还可以基于存储器阵列118中附近地址(例如，对应于侵略者行的侵略者地址)的存取模式来确定目标刷新地址，其是需要刷新的地址(例如，对应于受害者行的受害者地址)。刷新控制电路116可以使用装置100的一或多个信号来计算目标刷新地址rxadd。例如，可基于由地址解码器提供的行地址xadd来计算刷新地址rxadd。
31.在一些实施例中，刷新控制电路116可对由地址解码器104沿着行地址总线提供的行地址xadd的当前值进行采样，并且基于经采样地址中的一或多个确定目标刷新地址。经采样地址可存储在刷新控制电路的数据存储单元中。当对行地址xadd进行采样时，所述行地址xadd可与数据存储单元中的所存储地址进行比较。在一些实施例中，可基于经采样地址和/或所存储地址而确定侵略者地址。例如，经采样地址与所存储地址之间的比较可用于更新与所存储地址相关联的计数值(例如存取计数)，且可基于计数值计算侵略者地址。接着可基于侵略者地址使用刷新地址rxadd。因此，因为目标刷新既定基于侵略者行hitxadd保护特定受害者行，所以刷新控制电路116可不加扰刷新地址rxadd用于目标刷新操作。
32.虽然一般来说，本公开涉及确定侵略者和受害者字线和地址，但应理解，如本文中所使用，侵略者字线未必需要引起相邻字线中的数据降级，而受害者字线未必需要经受这种降级。刷新控制电路116可以使用一些准则来判断地址是否是侵略者地址，从而可捕获潜在的侵略者地址而非决定性地确定哪些地址正造成附近受害者的数据降级。例如，刷新控制电路116可以基于对地址的存取模式来确定潜在的侵略者地址，并且此准则可以包含一些不是侵略者的地址而错过一些是侵略者的地址。可以基于预期哪些字线将受到侵略者的影响来确定类似的受害者地址，而不是基于决定性地确定哪些字线正经历增加的数据衰减速率。
33.可以基于刷新信号aref的定时向刷新地址rxadd提供定时。在刷新模式的周期性刷新操作期间，刷新控制电路116可具有对应于aref的定时的时隙，且可在每一时隙期间提供一或多个刷新地址rxadd。在一些实施例中，目标刷新地址可以在(例如，“窃取”)时隙中发布，所述时隙否则将被分配给自动刷新地址。在一些实施例中，某些时隙可预留给目标刷
新地址，且刷新控制电路116可确定是提供目标刷新地址，还是在时隙期间不提供地址，或在时隙期间代替地提供自动刷新地址。
34.刷新控制电路116可以使用多种方法来确定目标刷新操作的定时。刷新控制电路116可以在刷新模式期间具有周期性目标刷新操作，其中刷新控制电路116基于周期性调度执行自动刷新操作和目标刷新操作(例如，通过提供目标刷新地址作为刷新地址rxadd)。例如，在进入刷新模式之后，刷新控制电路116可以执行一定数目的自动刷新操作，然后执行(例如，窃取)一定数目的目标刷新操作。
35.刷新控制电路116还可以执行所请求目标刷新操作或应急目标刷新操作，这可以基于对与刷新控制电路116相关联的存储体的存取模式。装置100可以接收作为刷新管理命令的命令(例如，可在命令/地址端子c/a接收请求管理命令)。命令解码器电路106可以向刷新控制电路116提供刷新管理信号，并且响应于rfm信号的激活，刷新控制电路116可以指示应该执行应急目标刷新操作。
36.这些应急目标刷新操作可能发生在刷新周期之外。例如，对存储体的高存取率可指示正在发生攻击，并且刷新控制电路116可对存取命令进行计数，且在计数超过阈值时执行应急目标刷新操作。当应急目标刷新操作的数目增加时，刷新控制电路116可在下一刷新模式期间减少周期性目标刷新操作的数目。应理解，在周期性和应急目标刷新操作期间刷新字线的过程通常可以是相同的，而差异通常可能在于执行刷新时的定时。
37.向电源端子供应电源电势vdd和vss。将电源电势vdd和vss供应到内部电压发生器电路124。内部电压发生器电路124基于供应到电源端子的电源电势vdd和vss生成各种内部电势vpp、vod、vary、vperi等。内部电势vpp主要在行解码器108中使用，内部电势vod和vary主要在存储器阵列118中包含的感测放大器samp中使用，且内部电势vperi在许多外围电路块中使用。
38.还向电源端子供应电源电势vddq和vssq。电源电势vddq和vssq供应到输入/输出电路122。在本公开的一些实施例中，供应到电源端子的电源电势vddq和vssq可为与供应到电源端子的电源电势vdd和vss相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势vddq和vssq可为与供应到电源端子的电源电势vdd和vss不同的电势。供应到电源端子的电源电势vddq和vssq用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。
39.图2是根据本公开的实施例的刷新控制电路200的框图。在一些实施例中，刷新控制电路216可以包含在图1的刷新控制电路116中。示出刷新控制电路216的某些内部组件和信号以说明刷新控制电路216的操作。示出虚线218以表示在某些实施例中，组件(例如，刷新控制电路216和行解码器208)中的每一者可以对应于存储器的特定存储体，且表示这些组件可以重复用于存储器的存储体中的每一者。因此，可存在多个刷新控制电路216和行解码器208。出于简洁起见，将仅描述用于单个存储体的组件。
40.dram接口226可以向地址刷新控制电路216和行解码器208提供一或多个信号。刷新控制电路216可以包含采样定时电路230、侵略者检测器电路232、行锤击刷新(rhr)状态控制电路236和刷新地址生成器234。dram接口226可提供一或多个控制信号，例如刷新信号aref、激活和预充电信号act/pre以及行地址xadd。当与刷新控制电路216相关联的存储体处于刷新模式时，刷新控制电路216基于刷新信号aref提供具有定时的刷新地址rxadd。刷
新控制电路还可以提供刷新地址rxadd(和其它信号)以基于对存储器存储体的存取模式指示应急目标刷新。
41.在图2的实例实施例中，侵略者检测器电路232可响应于由采样定时电路230提供的可选采样信号armsample的激活而对当前行地址xadd进行采样。侵略者检测器电路232可以沿着行地址总线耦合到所有行地址xadd，但可以仅当激活采样信号armsample时接收(例如处理、注意)行地址xadd的当前值。在其它实例实施例中，可不使用采样。
42.接收到的行地址(所采样的地址或所有地址)可存储于侵略者电路232中和/或与先前所存储的地址相比较。侵略者检测器电路232可基于当前行地址xadd和/或先前存储的行地址提供匹配地址hitxadd。rhr状态控制电路236可以提供信号rhr以指示应发生行锤击刷新(例如，与所识别的侵略者行相对应的受害者行的刷新)。rhr状态控制电路236还可以提供内部刷新信号iref，以指示应发生自动刷新。
43.响应于rhr或iref的激活，刷新地址生成器234可提供刷新地址rxadd，所述刷新地址可以是自动刷新地址或可以是与对应于匹配地址hitxadd的侵略者行的受害者行相对应的一或多个受害者地址。rhr状态控制电路236可响应于刷新信号aref而提供rhr和iref的激活的集合。行解码器208可响应于刷新地址rxadd和行锤击刷新信号rhr而执行刷新操作。行解码器208可基于刷新地址rxadd和内部刷新信号iref而执行自动刷新操作。
44.dram接口226可以表示向存储体的组件提供信号的一或多个组件。在一些实施例中，dram接口226可以表示耦合到半导体存储器装置(例如，图1的装置100)的存储器控制器。在一些实施例中，dram接口226可以表示例如图1的命令地址输入电路102、地址解码器104和/或命令解码器106等组件。dram接口226可以提供行地址xadd、刷新信号aref，以及例如激活信号act和预充电信号pre之类的存取信号。尽管图2中未示出，但dram接口226还可提供存储体地址badd，所述存储体地址可指示所存取的行地址xadd位于哪个存储体中。存储体地址badd可激活与由存储体地址badd指示的存储体相关联的特定刷新控制电路216。
45.dram接口226还可通过提供刷新信号aref的激活而使刷新控制电路216处于刷新模式中。刷新信号aref可为在刷新模式期间提供的周期性信号，所述周期性信号可指示刷新操作的定时。通常可将存取信号act和pre作为存取操作的部分连同行地址xadd一起提供。可提供激活信号act以激活存储器的给定存储体。可提供预充电信号pre以对存储器的给定存储体进行预充电。行地址xadd可以是包含多个位的信号(其可串行或并行传输)且可对应于激活的存储器存储体的特定行。
46.在一些实例中，dram接口226可包含地址加扰器227，所述地址加扰器被配置成基于由随机数生成器239提供的第一(一或多个)加扰密钥加扰经由命令和地址总线(例如，经由图1的c/a总线)接收的地址，以提供行地址xadd。地址加扰器227可被配置成使用所接收地址和第一加扰密钥执行逻辑逐位操作以生成经加扰行地址xadd。随机数生成器239可以使用随机数生成器逻辑或电路系统随机地生成第一加扰密钥。随机数生成器239可包含线性反馈移位寄存器，并且可以使用种子值来启动第一加扰密钥的随机生成。在一些实例中，随机数生成器239可以为存储器裸片的每个存储体生成不同的第一加扰密钥。经加扰行地址xadd可以通过使得更难以破译存储器阵列的地址拓扑以攻击存储器来检索敏感数据而提高存储器装置的安全性。
47.在图2的实例实施例中，刷新控制电路216利用采样以监控沿着行地址总线提供的
行地址xadd的一部分。因此，代替响应于每一行地址，刷新控制电路216可对行地址总线上的行地址xadd的当前值进行采样，且可基于所采样的行地址而确定哪些地址是侵略者。刷新控制电路216的采样的定时可以受提供采样信号armsample的采样定时电路230控制。采样定时电路230可提供采样信号armsample的激活，且信号armsample的每一激活可指示应对行地址的当前值进行采样。armsample的激活可以是
‘
脉冲’，其中armsample升高到高逻辑电平且接着返回到低逻辑电平。信号armsample的激活可以具备周期性定时、随机定时、半随机定时、伪随机定时或其组合。在一些实施例中，信号armsample的定时可部分地基于一或多个其它信号，例如，存取信号act/pre。在其它实施例中，可不使用采样，且侵略者检测器电路232可沿着行地址总线接收行地址xadd的每一值。在此类实施例中，可省略采样定时电路230和采样信号armsample。
48.侵略者检测器电路232可以从dram接口226接收行地址xadd，并从采样定时电路230接收信号armsample。当dram接口226将存取操作(例如，读取和写入操作)定向到存储器单元阵列(例如，图1的存储器单元阵列118)的不同行时，行地址总线上的行地址xadd可改变。每次侵略者检测器电路232接收到信号sample的激活(例如，施加脉冲)时，侵略者检测器电路232可以对xadd的当前值进行采样。
49.侵略者检测器电路232可基于所采样的行地址中的一或多个确定侵略者地址，且接着可提供所确定的侵略者地址作为匹配地址hitxadd。侵略者检测器电路232可包含数据存储单元(例如多个寄存器)，所述数据存储单元可用于存储所采样的行地址。在一些实例实施例中，当侵略者检测器电路232(例如，响应于armsample的激活)对行地址xadd的新值进行采样时，所述侵略者检测器电路可将所采样的行地址与存储于数据存储单元中的地址进行比较。若所采样的地址与所存储的地址之一之间存在匹配，则侵略者检测器电路232可提供匹配信号match。在一些实例实施例中，匹配地址hitxadd可为存储于侵略者检测器电路232中的地址之一，所述地址与所采样的地址xadd最频繁地匹配。例如，侵略者检测器电路232可对接收每一地址xadd的次数进行计数，且将已接收到最多次的地址提供为匹配地址hitxadd。
50.存储器装置可执行一系列自动刷新操作，以便作为刷新模式的部分周期性地刷新存储器装置的行。rhr状态控制电路236可确定给定刷新操作是自动刷新操作还是目标刷新操作。可以生成rhr信号以便指示装置应刷新特定目标行(例如受害者行)而非来自自动刷新地址的序列的地址。rhr状态控制电路236还可以提供内部刷新信号iref，其可以指示应进行自动刷新操作。在一些实施例中，可以生成信号rhr和iref使得其不会同时起作用(例如两者不同时处于高逻辑电平)。在一些实施例中，可针对每一刷新操作激活iref，且除非rhr也在作用中，否则可执行自动刷新操作，在rhr也在作用中的情况下，改为执行目标刷新操作。rhr状态控制电路可响应于刷新信号aref的一或多个激活而执行一连串自动刷新操作和目标刷新操作。
51.在一些实施例中，刷新控制电路216可以响应于刷新信号aref的每次激活来执行多个刷新操作。例如，每当接收到刷新信号aref时，刷新控制电路216可通过提供k个不同的刷新地址rxadd来执行k个不同的刷新操作。每一刷新操作都可被称为
‘
泵’。k个不同刷新操作中的每一者可以是自动刷新操作或目标刷新操作。在一些实施例中，响应于刷新信号aref的激活，每一组泵中的目标和自动刷新操作的数目可为恒定的。在一些实施例中，所述
数目可变化。
52.在自动刷新操作期间，刷新地址生成器234可从一连串自动刷新地址提供自动刷新地址。然而，在一些实例中，刷新地址生成器234可包含地址加扰器，所述地址加扰器被配置成基于由随机数生成器239提供的第二(一或多个)加扰密钥加扰顺序自动刷新地址，以提供经加扰刷新地址rxadd。刷新地址生成器234的地址加扰器可被配置成使用顺序自动刷新地址和第二加扰密钥来执行逻辑逐位操作，以在自动刷新操作期间生成经加扰刷新地址rxadd。随机数生成器239可以使用随机数生成器逻辑或电路系统随机地生成第二加扰密钥。在一些实例中，随机数生成器239可以生成不同的第一和第二加扰密钥，用于在自动刷新操作期间由地址加扰器227生成行地址xadd和由刷新地址生成器234生成刷新地址rxadd。经加扰刷新地址rxadd可以通过使得更难以破译存储器阵列的地址拓扑以攻击存储器来检索敏感数据而提供额外的安全层。在一些实例中，第一和第二加扰密钥可以是公共的。
53.在一些实例中，随机数生成器239可被配置成在存储器的每次复位或通电循环期间或之后重新生成(例如，更新或改变)第一和第二加扰密钥。在一些实例中，随机数生成器239可被配置成响应于从存储器控制器接收到的命令重新生成第一和第二加扰密钥。
54.在目标刷新操作期间，刷新地址生成器234可以接收行锤击刷新信号rhr和匹配地址hitxadd。匹配地址hitxadd可以表示侵略者行。刷新地址生成器234可基于匹配地址hitxadd确定一或多个受害者行的位置，且当信号rhr指示目标刷新操作时将所述匹配地址提供为刷新地址rxadd。在一些实施例中，受害者行可包含物理上邻近于侵略者行的行(例如，hitxadd 1和hitxadd-1)。在一些实施例中，受害者行还可以包含物理上邻近于侵略者行的物理上邻近行的行(例如，hitxadd 2和hitxadd-2)。受害者行与经识别侵略者行之间的其它关系可用于其它实例中。例如，还可刷新 /-3、 /-4和/或其它行。因为目标刷新既定基于侵略者行hitxadd保护特定受害者行，所以刷新地址生成器234可不加扰刷新地址rxadd用于目标刷新操作。
55.刷新地址生成器234可以基于行锤击刷新信号rhr确定刷新地址rxadd的值。在一些实施例中，当信号rhr不在作用中时，刷新地址生成器234可提供一连串自动刷新地址中的一个。当信号rhr在作用中时，刷新地址生成器234可提供例如受害者地址的目标刷新地址作为刷新地址rxadd。在一些实施例中，刷新地址生成器234可以对信号rhr的激活进行计数，并且相比更远离侵略者地址的受害者行(例如，hitxadd /-2)可以更频繁地提供更靠近的受害者行(例如，hitxadd /-1)
56.行解码器208可以基于所接收信号和地址对存储器阵列(未示出)执行一或多个操作。例如，响应于激活信号act和行地址xadd(和处于低逻辑电平的iref和rhr)，行解码器208可以指导对指定行地址xadd进行一或多个存取操作(例如，读取操作)。响应于rhr信号在作用中，行解码器208可以刷新所述刷新地址rxadd。
57.刷新控制电路216接收刷新管理信号rfm，所述刷新管理信号rfm可基于对与刷新控制电路216相关联的存储体执行的存取操作而提供给存储器装置(例如，图1的装置100)。响应于信号rfm，rhr状态控制电路236可执行目标刷新操作，即使装置原本不在执行刷新操作也如此。
58.因此，rhr状态控制电路236可以指示应作为周期性序列的一部分执行目标刷新操
作，并且还可以指示应响应于信号rfm的激活而执行目标刷新操作。作为刷新操作的周期性序列的一部分执行的目标刷新操作通常可称为“周期性目标刷新操作”，以便将其与响应于信号rfm执行的通常可称为“所请求目标刷新操作”或“应急目标刷新操作”的目标刷新操作区分开来。应理解，实际执行周期性目标刷新操作和所请求目标刷新操作的方法通常可以相同(例如，基于匹配地址hitxadd刷新受害者字线)，且不同术语旨在区分特定目标刷新操作的原因。
59.存储器控制器可以监控提供给存储器的给定存储体的存取命令。存储器控制器可包含刷新管理(rfm)逻辑电路，所述逻辑电路可包含计数值。存储在rfm逻辑电路中的计数值可以是滚动累积act(raa)计数。控制器可包含用于存储器装置的每个存储体的单独计数值raa，并且可以将每个计数值raa单独地与阈值进行比较，以确定是否应向与所述计数值raa相关联的存储体提供信号rfm(或刷新管理命令)。raa计数可与作为raa初始管理阈值(raaimt)的阈值进行比较。阈值raaimt的值可以是可配置值。
60.可基于计数raa与阈值raaimt的比较将信号rfm提供给存储器装置。例如，在响应于act的每次激活而增加计数raa的实施例中，控制器可确定计数raa是否大于阈值raaimt。在此类实施例中，如果计数raa大于raaimt，则向刷新控制电路216提供信号rfm。当提供信号rfm时，可以改变计数raa的值。例如，如果计数raa响应于act而增加(例如，递增)，则响应于提供信号rfm，计数raa可减少。在一些实施例中，计数raa减少的量可为阈值raaint的值。在一些实施例中，计数值raa可以具有最小值(例如，0)，即使将raa减少raaint的值的量后通常会低于所述最小值，计数值raa也不能降低到所述最小值以下。
61.rhr状态控制电路236可以接收刷新信号aref和信号rfm，并且提供行锤击刷新信号rhr和内部刷新信号iref。刷新信号aref可以周期性地生成且可用于控制刷新操作的定时。信号rhr和iref可分别用于控制存储器执行目标刷新操作还是自动刷新操作。例如，响应于信号aref的每次激活，rhr状态控制电路236可以提供内部刷新信号iref的多次激活。响应于iref的每次激活(只要信号rhr不在作用中)，可执行自动刷新操作。rhr状态控制电路236可以通过在对iref的一定数目的激活进行计数之后提供信号rhr的多次激活来执行周期性目标刷新操作。换句话说，在基于aref的定时的情况下，rhr状态控制电路236可以指示存储器应当提供第一数目的自动刷新操作，然后提供第二数目的自动刷新操作，然后再次提供第一数目的自动刷新操作等。rhr状态控制电路236可指示应执行8个自动刷新操作(例如，通过提供iref八次)，然后可指示应执行4个目标刷新操作(例如，通过提供iref以及rhr四次)，然后重复所述循环，只要存储器装置处于刷新模式。其它实例中可以使用其它数目的自动刷新和目标刷新操作。因此，存储器的正常操作可包含存储器执行一些数目的存取操作(例如，由于外部命令)的时间段，以及在执行一连串自动和目标刷新操作的刷新模式时(例如，当提供aref时)的时间段。
62.图3是根据本公开的实施例的地址加扰器300的框图。在一些实施例中，地址加扰器300可以包含在图1的地址加扰器105和/或刷新控制电路116和/或图2的地址加扰器227或刷新地址生成器234中。地址加扰器300被配置成使用第一加扰密钥keya《x:0》和第二加扰密钥keyb《n:0》加扰地址add《n:0》，以提供经加扰地址scradd《n:0》。经加扰地址scradd《n:0》可应用于图1和图2的xadd或rxadd。
63.地址加扰器300可包含逻辑电路0-n 310(0)-(n)，每个逻辑电路被配置成接收地
址add《n:0》的相应位、第一加扰密钥keya《n:0》的相应位和第二加扰密钥keyb《n:0》的相应位。逻辑电路0-n 310(0)-(n)中的每一个可进一步被配置成基于地址add《n:0》的相应位、第一加扰密钥keya《n:0》的相应位和第二加扰密钥keyb《n:0》的相应位提供经加扰地址scradd《n:0》的相应位。在一些实例中，逻辑电路0-n 310(0)-(n)中的每一个可被配置成基于地址add《n:0》的相应位、第一加扰密钥keya《n:0》的相应位和第二加扰密钥keyb《n:0》的相应位之间的逻辑逐位比较而提供经加扰地址scradd《n:0》的相应位。在一些实例中，逻辑逐位比较是异或比较。
64.应了解，地址加扰器300是示例性的，且在不脱离本公开的范围的情况下，可以在本文描述的地址加扰器中实施其它逻辑电路。
65.图4是根据本公开的实施例的地址加扰器400的示意图。在一些实施例中，地址加扰器400可以包含在图1的地址加扰器105和/或刷新控制电路116、图2的地址加扰器227或刷新地址生成器234、图3的地址加扰器300的逻辑电路0-n 310(0)-(n)中的每一个或其任何组合中。地址加扰器400被配置成使用第一加扰密钥位keya《x》和第二加扰密钥位keyb《x》加扰地址位add《x》，以在输出节点450处提供经加扰地址位scradd《x》。地址加扰器400包含反相器电路401，所述反相器电路被配置成反转add《x》、keya《x》和keyb《x》位中的每一个以提供反向addf《x》、keyaf《x》和keybf《x》位。
66.地址加扰器400可包含第一列410、第二列420、第三列430和第四列440。第一列410、第二列420、第三列430和第四列440中的每一个包含耦合在第一电压源vdd和输出节点450之间的三个串行耦合的p型晶体管的相应集合，以及耦合在第二电压源vss和输出节点450之间的三个串行耦合的n型晶体管的相应集合。
67.第一列410的三个串行耦合的p型晶体管和三个串行耦合的n型晶体管可由addf《x》位、keyaf《x》位和keybf《x》位控制。因此，如果addf《x》位、keyaf《x》位和keybf《x》位中的每一个具有低逻辑值，则激活第一列410的三个串行耦合的p型晶体管以将输出节点450耦合到vdd电压源，这可以将scradd《x》位转换为高逻辑值。另外,如果addf《x》位、keyaf《x》位和keybf《x》位中的每一个具有高逻辑值，则激活第一列410的三个串行耦合的n型晶体管以将输出节点450耦合到vss电压源，这可以将scradd《x》位转换为低逻辑值。否则，第一列410可不影响输出节点450处的电压。
68.第二列420的三个串行耦合的p型晶体管和三个串行耦合的n型晶体管可由add《x》位、keya《x》位和keybf《x》位控制。因此，如果add《x》位、keya《x》位和keybf《x》位中的每一个具有低逻辑值，则激活第二列420的三个串行耦合的p型晶体管以将输出节点450耦合到vdd电压源，这可以将scradd《x》位转换为高逻辑值。另外，如果add《x》位、keya《x》位和keybf《x》中的每一个具有高逻辑值，则激活第二列420的三个串行耦合的n型晶体管以将输出节点450耦合到vss电压源，这可以将scradd《x》位转换为低逻辑值。否则，第二列420可不影响输出节点450处的电压。
69.第三列430的三个串行耦合的p型晶体管和三个串行耦合的n型晶体管可由add《x》位、keyaf《x》位和keyb《x》位控制。因此，如果add《x》位、keyaf《x》位和keyb《x》位中的每一个具有低逻辑值，则激活第三列430的三个串行耦合的p型晶体管以将输出节点450耦合到vdd电压源，这可以将scradd《x》位转换为高逻辑值。另外，如果add《x》位、keyaf《x》位和keyb《x》位中的每一个具有高逻辑值，则激活第三列430的三个串行耦合的n型晶体管以将
输出节点450耦合到vss电压源，这可以将scradd《x》位转换为低逻辑值。否则，第三列430可不影响输出节点450处的电压。
70.第四列440的三个串行耦合的p型晶体管和三个串行耦合的n型晶体管可由addf《x》位、keya《x》位和keyb《x》位控制。因此，如果addf《x》位、keya《x》位和keyb《x》位中的每一个具有低逻辑值，则激活第四列440的三个串行耦合的p型晶体管以将输出节点450耦合到vdd电压源，这可以将scradd《x》位转换为高逻辑值。另外，如果addf《x》位、keya《x》位和keyb《x》位中的每一个具有高逻辑值，则激活第四列440的三个串行耦合的n型晶体管以将输出节点450耦合到vss电压源，这可以将scradd《x》位转换为低逻辑值。否则，第四列440可不影响输出节点450处的电压。
71.因此，第一列410、第二列420、第三列430和第四列440的组合可被配置成在add《x》、keya《x》和keyb《x》位之间应用异或逻辑，以提供scradd《x》位。应了解，地址加扰器400是示例性的，且在不脱离本公开的范围的情况下，可以在本文描述的地址加扰器中实施其它逻辑电路。
72.图5是根据本公开的实施例的加扰易失性存储器中的地址的方法500的框图。在一些实施例中，方法500可由图1到4中讨论的组件中的一或多者实施。虽然关于方法500讨论了特定的操作序列，但是应理解，在其它实施例中，某些操作可以以不同的顺序执行、重复和/或省略。在一些实施例中，某些步骤可彼此同时发生。
73.在510处，方法500可包含在动态随机存取存储器(dram)的地址解码器处经由命令和地址总线接收定向到第一地址的存取命令。地址解码器可包含图1的地址解码器104和/或可以在图2的dram接口地址加扰器227中实施。dram可包含图1的半导体装置100。在一些实例中，方法500可进一步包含使用随机数生成算法生成加扰密钥。例如，可使用例如图1的随机数生成器130或图2的随机数生成器239等随机数生成器生成加扰密钥。
74.在520处，方法500可进一步包含使用加扰密钥加扰第一地址以提供第二地址。可使用地址加扰器105和/或图1的刷新逻辑电路116的地址加扰器、地址加扰器227或图2的刷新地址生成器234的地址加扰器、图3的地址加扰器300和/或图4的地址加扰器400执行加扰。加扰密钥可包含图1和/或图2的第一或第二加扰密钥、图3的第一或第二加扰密钥keya《n:0》或keyb《n:0》，或者可以包含在图4的加扰密钥keya《x》或keyb《x》中。在一些实例中，方法500可进一步包含基于第一地址的个别位和加扰密钥的个别位之间的逐位逻辑比较而提供第二地址。在一些实例中，方法500可进一步包含基于第一地址的个别位、加扰密钥的个别位和第二加扰密钥的个别位之间的逐位逻辑比较而提供所述第二地址。在一些实例中，第二加扰密钥不同于第一加扰密钥。
75.在530处，方法500可进一步包含执行对对应于第二地址的dram的存储器阵列的一行存储器单元的存取。在一些实例中，方法500可进一步包含响应于复位或加电而改变加扰密钥。在一些实例中，方法500可进一步包含响应于从存储器控制器接收到命令而改变加扰密钥。
76.当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。
77.最后，上文的论述仅旨在说明本发明系统，且不应解释为将所附权利要求书限于
任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。