集成组件的制作方法

1.存储器阵列(例如，dram阵列)。集成组件包括垂直堆叠的叠层。


背景技术：

2.存储器在现代计算架构中用于存储数据。一种类型的存储器是动态随机存取存储器(dram)。与替代类型的存储器相比，dram可以提供结构简单、成本低和速度高的优点。
3.可以利用具有与一个晶体管结合的一个电容器的存储器单元(所谓的1t-1c存储器单元)，其中电容器与晶体管的源极/漏极区域耦合。图1示出了示例性1t-1c存储器单元2，晶体管被标记为t并且电容器被标记为c。电容器的一个节点与晶体管的源极/漏极区耦合，而另一个节点与公共板cp耦合。公共板可以与任何合适的电压(诸如在从大于或等于接地至小于或等于vcc的范围(即，接地≤cp≤vcc)内的电压)耦合。在一些应用中，公共板的电压为约一半的vcc(即，约vcc/2)。晶体管的栅极耦合到字线wl(即，存取线、路由线、第一线性结构等)，并且源极/漏极区域耦合到位线bl(即，数位线、感测线、第二线性结构等)。在操作中，在读取/写入操作期间，由沿着字线的电压产生的电场可以将位线门控地耦合到电容器。
4.图2示出了另一种现有技术的1t-1c存储器单元配置。图2的配置示出了两个存储器单元2a和2b，存储器单元2a包括晶体管t1和电容器c1，而存储器单元2b包括晶体管t2和电容器c2。字线wl0和wl1分别与晶体管t1和t2的栅极电耦合。存储器单元2a和2b共享与位线bl的连接。
5.可以将上述存储器单元并入存储器阵列中，并且在一些应用中，存储器阵列可以具有开放位线布置。图3示出了具有开放位线架构的示例性集成组件9。组件9包含两个横向相邻的存储器阵列(“阵列1”和“阵列2”)，其中每一个阵列包含在图2中描述的类型的存储器单元(未在图3中标记以便简化附图)。字线wl0至wl7延伸跨过阵列并且与字线驱动器耦合。数位线d0至d8与第一阵列(阵列1)相关联，并且数位线d0*至d8*与第二阵列(阵列2)相关联。在第一阵列与第二阵列之间提供了感测放大器sa0至sa8。相同高度处的数位线彼此配对并且通过感测放大器进行比较(例如，数位线d0和d0*彼此配对并且利用感测放大器sa0进行比较)。在读取操作中，配对数位线中的一个可以用作确定配对数位线中的另一个的电特性(例如，电压)的参考。
6.图4示出了集成布置内的存储器阵列的一般关系。具体地，图4示出了现有技术装置1000的框图，所述装置包含存储器阵列1002，所述存储器阵列具有以行和列布置的多个存储器单元1003以及存取线1004(例如，用于传导信号的字线wl0至wlm)和第一数据线1006(例如，用于传导信号的位线bl0至bln)。存取线1004和第一数据线1006可以用于向和从存储器单元1003传输信息。行解码器1007和列解码器1008对地址线1009上的地址信号a0至ax进行解码以确定要存取哪些存储器单元1003。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。i/o电路1017在存储器阵列1002与输入/输出(i/o)线1005之间传输信息的值。i/o线1005上的信号dq0至dqn可以表示从存储器单元1003读取或要写入存储
器单元的信息的值。其它装置可以通过i/o线1005、地址线1009或控制线1020与装置1000进行通信。存储器控制单元1018用于控制要在存储器单元1003上执行的存储器操作，并且利用控制线1020上的信号。装置1000可以分别在第一电源线1030和第二电源线1032上接收电源电压信号vcc和vss。装置1000包括选择电路1040和输入/输出(i/o)电路1017。选择电路1040可以经由i/o电路1017对信号csel1至cseln做出响应，以选择第一数据线1006和第二数据线1013上的信号，所述信号可以表示要从存储器单元1003中读取或要被编程到存储器单元中的信息的值。列解码器1008可以基于地址线1009上的a0至ax地址信号选择性地激活csel1至cseln信号。选择电路1040可以选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间提供存储器阵列1002与i/o电路1017之间的通信。
7.期望开发新的存储器架构。


技术实现要素：

8.在一个方面，本技术提供了一种集成组件，其包括：基底上方的存储器叠层；沿着所述存储器叠层的存储器单元阵列；所述阵列包括沿着行方向延伸的行和沿着列方向延伸的列；沿着所述阵列的所述行并且沿着所述行方向延伸的字线；沿着所述阵列的所述列并且沿着所述列方向延伸的数位线；所述阵列中的每个所述存储器单元由所述字线中的一个和所述数位线中的一个相结合唯一地寻址；沿着所述基底的控制电路系统；所述控制电路系统包含与所述字线耦合的字线驱动器电路系统；所述控制电路系统被细分为存储体；所述存储体沿着所述行方向物理地伸长；每个所述存储体被细分为一系列区段，所述区段被布置在沿着所述行方向延伸的区段行中；并且每个所述区段均包括一系列贴片，所述贴片包含输入/输出电路系统；所述贴片被布置成组，所述组共享所述字线驱动器电路系统的部分；每一组内的所述字线驱动器电路系统的所述部分包含沿着所述组的所述贴片中的一个的第一节段并且包含沿着所述组的相邻贴片的第二节段，所述第一节段和所述第二节段沿着所述行方向和所述列方向两者彼此偏移。
9.在另一个方面，本技术提供了一种集成组件，其包括：基底上方的存储器叠层；沿着所述存储器叠层的存储器单元阵列；所述阵列包括沿着行方向延伸的行并且包括沿着列方向延伸的列；沿着所述存储器阵列的所述行并且沿着所述行方向延伸的字线；沿着所述存储器阵列的所述列并且沿着所述列方向延伸的数位线；所述存储器阵列中的每个所述存储器单元由所述字线中的一个和所述数位线中的一个相结合唯一地寻址；沿着所述基底的控制电路系统；所述控制电路系统包含与所述字线耦合的字线驱动器电路系统；所述控制电路系统被细分为存储体；所述存储体沿着所述行方向物理地伸长；所述基底对应于半导体管芯；所述管芯具有沿着所述行方向延伸的第一侧和与所述第一侧呈相对关系的第二侧；所述管芯被细分为四个象限区域；所述象限区域中的两个沿着所述第一侧并且通过插口区域彼此间隔开；所述象限区域中的所述两个是第一象限区域和第二象限区域；所述第一象限区域和所述第二象限区域各自包括8个存储体；每个所述存储体被细分为一系列区段，所述区段被布置在沿着所述行方向延伸的区段行中；每个所述存储体包括所述区段行中的多于一个；每个所述区段均包括一系列贴片，所述贴片包含输入/输出电路系统；并且其中所述贴片被布置成组，所述组共享所述字线驱动器电路系统的部分。
10.在另一个方面，本技术提供了一种集成组件，其包括：基底上方的第一存储器叠
层；所述第一存储器叠层上方的第二存储器叠层；沿着所述第一存储器叠层的第一组存储器单元阵列；所述第一组包括沿着行方向延伸的第一行并且包括沿着列方向延伸的第一列；沿着所述第一存储器叠层的第二组存储器单元阵列；所述第二组包括沿着所述行方向延伸的第二行并且包括沿着所述列方向延伸的第二列；沿着所述第一行并且沿着所述行方向延伸的第一字线；沿着所述第二行并且沿着所述行方向延伸的第二字线；沿着所述基底的控制电路系统；所述控制电路系统包含与所述第一字线耦合的第一字线驱动器子电路系统和与所述第二字线耦合的第二字线驱动器子电路系统；所述控制电路系统被细分为存储体；所述存储体沿着所述行方向物理地伸长；每个所述存储体被细分为一系列区段，所述区段被布置在沿着所述行方向延伸的区段行中；每个所述区段均包括一系列第一贴片，所述第一贴片包含第一输入/输出电路系统；所述第一贴片被布置成第一组，所述第一组共享所述第一字线驱动器子电路系统的部分；每个第一组内的所述第一字线驱动器子电路系统的所述部分包含沿着所述第一组的所述第一贴片中的一个的第一节段并且包含沿着所述第一组的相邻第一贴片的第二节段，所述第一节段和所述第二节段沿着所述行方向和所述列方向彼此偏移；每个所述区段均包括一系列第二贴片，所述第二贴片包含第二输入/输出电路系统；所述第二贴片被布置成第二组，所述第二组共享所述第二字线驱动器子电路系统的部分；每个第二组内的所述第二字线驱动器子电路系统的所述部分包含沿着所述第二组的所述第二贴片中的一个的第三节段并且包含沿着所述第二组的相邻第二贴片的第四节段，所述第三节段和所述第四节段沿着所述行方向和所述列方向彼此偏移；并且其中所述第三节段和所述第四节段沿着所述行方向相对于所述第一节段和所述第二节段移位。
附图说明
11.图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
12.图2是一对现有技术存储器单元的示意图，所述存储器单元各自具有1个晶体管和1个电容器并且共享位线连接。
13.图3是具有开放位线架构的现有技术集成组件的示意图。
14.图4示出了包括存储器阵列的现有技术布置的框图。
15.图5是具有多个叠层的示例性集成组件的示意图，所述多个叠层相对于彼此垂直地移位。
16.图6是跨半导体衬底的示例性区域的示例性布置的示意性平面图。
17.图7是半导体衬底的区域内的示例性存储体的示例性布置的示意性平面图。
18.图8是示意性地示出了电路系统的示例性区段内的贴片的示例性布置的示意性平面图。
19.图9是示意性地示出包括与示例性布置的上部叠层和下部叠层相关联的电路的贴片的示例性布置的示意性平面图。
20.图10是示意性地示出集成电路的示例性区段相对于包括冗余电路系统的示例性区域的示例性布置的示意性平面图。
21.图11是半导体衬底的区域内的电路系统和一对示例性存储体的示例性布置的示意性平面图。
22.图11a是图11的示例性布置的一部分的示意性侧视图。
具体实施方式
23.一些实施例包含集成组件，所述集成组件具有基底上方的存储器叠层并且具有沿着基底的控制电路系统。控制电路系统可以包含字线驱动器电路，并且可以被细分为存储体。存储体可以被细分为一系列区段，并且区段可以被细分为一系列贴片。贴片可以包含输入/输出电路系统。参考图5至11描述了示例性实施例。
24.参考图5，集成组件10包含基底12、在基底上方的第一叠层14和在第一叠层上方的第二叠层16。结构12、14和16彼此垂直堆叠。基底12、第一叠层14和第二叠层16可以被认为是彼此堆叠的层级(层)的实例。层级可以在不同的半导体管芯内，或者层级中的至少两个可以在同一半导体管芯内。
25.第一叠层14和第二叠层16分别具有存储器区域18和22。第一存储器阵列和第二存储器阵列(阵列1和阵列2)由第一叠层14和第二叠层16支撑，其中每一个存储器阵列具有沿着第一(下部)叠层14的第一部分和沿着第二(上部)叠层16的第二部分。第一存储器阵列包含第一存储器单元20a，并且第二存储器阵列包含第二存储器单元20b。存储器单元被示意性地示出为圆圈。第一存储器阵列和第二存储器阵列可以包括任何合适数量的存储器单元，并且在一些实施例中可以包括数百、数千、数百万个等存储器单元。存储器单元可以是dram单元，并且在一些实施例中，可以以在上文参考现有技术图1至3描述的类型的布置来配置(即，阵列1和阵列2可以是dram阵列)。为了简化图5的图示，阵列1和阵列2被示出为彼此分离。在一些实施例中，阵列1的区域可以与阵列2的区域横向地重叠。
26.在一些实施例中，第一叠层14和第二叠层16可以分别称为第一存储器叠层和第二存储器叠层。
27.基底12可以包括半导体材料；并且可以例如包括单晶硅、基本上由其组成或由其组成。基底12可以称为半导体衬底。术语“半导电衬底”意指包括半导体材料的任何构造，该半导体材料包含但不限于诸如半导电晶片(单独地或以包括其它材料的组件的方式)的块状半导电材料以及半导电材料层(单独地或以包括其它材料的组件的方式)。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底12可以对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可以包含例如难熔金属材料、阻隔性材料、扩散材料、绝缘体材料等中的一或多种。每一个叠层14和16还可以包括半导体材料。
28.在所示实施例中，基底12包括感测放大器电路系统(sa)和字线驱动器电路系统(wd)。
29.感测放大器电路系统包含标记为“sa-e”以将其识别为与电路的“偶数”部分相关联的区域26，以及被标记为“sa-o”以将其识别为与电路的“奇数”部分相关联的区域28。术语“偶数”和“奇数”是任意的，并且用于彼此区分不同的感测放大器系统。所示配置具有彼此配对并且被分布为结构(块)24的感测放大器电路系统sa-o和sa-e。感测放大器电路系统sa-e和sa-o可以分别被称为第一感测放大器电路系统和第二感测放大器电路系统。在一些实施例中，感测放大器电路系统sa-e可以被认为对应于第一组感测放大器电路系统，而感测放大器电路系统sa-o可以被认为对应于第二组感测放大器电路系统；反之亦然。
30.字线驱动器电路系统(即，行驱动器电路系统)包含被标记为swd-l的区域(区域31)和swd-u的区域(区域33)。首字母缩写swd代表子字线驱动器，并且用于强调部件swd-l
和swd-u是通用字线驱动器电路系统的部分。在与下部叠层14相关联的存储器单元的操作期间利用字线驱动器电路系统swd-l，并且在与上部叠层16相关联的存储器单元的操作期间利用字线驱动器电路系统swd-u。
31.所示配置具有彼此配对并且被分布为结构(块)30的字线驱动器电路系统swd-l和swd-u。
32.块24和30可以被认为形成贴片区域。贴片区域可以一起被认为沿着基底12形成电路子单元的拼布布置。
33.第一数位线d0、d1和d2与第一存储器阵列(阵列1)相关联。第一数位线d0、d1和d2沿着第一存储器阵列(阵列1)的列延伸，并且与第一存储器阵列的第一存储器单元20a耦合。在一些实施例中，第一数位线可以被认为沿着与第一存储器阵列相关联的列方向延伸。位线d0、d1和d2彼此横向地间隔开，并且可以表示延伸跨过第一存储器阵列的大量基本相同的位线。术语“基本上相同的”意味着在合理的制造和测量公差范围内是相同的。第一数位线在偶数第一数位线与奇数第一数位线之间交替，其中数位线d0和d2表示偶数第一数位线，并且数位线d1表示奇数第一数位线。偶数第一数位线(例如，d0)与第一感测放大器电路系统26(即，sa-e)耦合，并且奇数第一数位线(例如，d1)与第二感测放大器电路系统28(即，sa-o)耦合。第一数位线d0、d1和d2具有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。
34.第二数位线d0*、d1*和d2*与第二存储器阵列(阵列2)相关联。第二数位线d0*、d1*和d2*沿着第二存储器阵列的列延伸并且与第二存储器阵列(阵列2)的第二存储器单元20b耦合。在一些实施例中，第二数位线可以被认为沿着与第二存储器阵列相关联的列方向延伸。位线d0*、d1*和d2*彼此横向地间隔开，并且可以表示延伸跨过第二存储器阵列的大量基本相同的位线。第二数位线在偶数第二数位线与奇数第二数位线之间交替，其中数位线d0*和d2*表示偶数第二数位线，并且数位线d1*表示奇数第二数位线。偶数第二数位线(例如，d0*)与第一感测放大器电路系统26(即，sa-e)耦合，并且奇数第二数位线(例如，d1*)与第二感测放大器电路系统28(sa-o)耦合。第二数位线d0*、d1*和d2*具有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。
35.偶数第一数位线d0和d2通过第一感测放大器电路系统26(sa-e)与偶数第二数位线d0*和d2*相当地耦合；并且奇数第一数位线d1通过第二感测放大器电路系统28(sa-o)与奇数第二数位线d1*相当地耦合。为了理解本公开和随后的权利要求的目的，如果感测放大器电路系统被配置为将第一数位线和第二数位线的电特性(例如，电压)彼此进行比较，则第一数位线通过感测放大器电路系统与第二数位线“相当地耦合”。
36.通过感测放大器电路系统彼此相对地耦合的两个数位线可以被认为包含真实数位线和互补数位线。例如，数位线d0和d0*可以分别被认为是真实数位线和互补数位线；并且类似地，数位线d1和d1*可以分别被认为是真实数位线和互补数位线。术语“真实”和“互补”是任意的。在与所述集合相关联的存储器单元(例如，20a、20b)的读取/写入操作期间，一起利用此组的真实和互补数位线的电气值。为了描述本文中的实施例的目的，真实数位线将是在标签中没有星号指示的那些(例如，d0、d1、d2等)，而互补数位线将是在标签中带有星号指示的那些(例如，d0*、d1*、d2*等)。
37.仍然参考图5，字线32沿着第一存储器阵列和第二存储器阵列(阵列1和阵列2)的
行延伸。数位线可以被认为沿着与存储器阵列相关联的行方向延伸。在一些实施例中，沿着第一存储器叠层14的存储器单元20a和20b可以一起被认为是沿着第一存储器叠层的第一阵列(布置)内的第一组存储器单元，并且沿着第一存储器叠层14的字线32可以被认为沿着与这种第一阵列(布置)相关联的第一行延伸。类似地，沿着第二存储器叠层16的存储器单元20a和20b可以一起被认为是沿着第二存储器叠层的第二阵列(布置)内的第二组存储器单元，并且沿着第二存储器叠层16的字线32可以被认为沿着与这种第一阵列(布置)相关联的第二行延伸。
38.每个第一存储器单元(20a和20b)均由数位线中的一个(例如，d0)和字线(32)中的一个唯一地寻址。
39.图5的配置的优点在于，所有感测放大器电路系统和所有字线驱动器电路系统均设置在存储器阵列(阵列1和阵列2)的正下方，这可以实现跨半导体衬底的存储器阵列的致密包装；或者换句话讲，与其中感测放大器电路系统中的至少一些和/或字线驱动器电路系统中的至少一些不位于存储器阵列的正下方的常规配置相比，这可以节省宝贵的半导体基板面。存储器阵列(阵列1和阵列2)的区域的垂直堆叠可以进一步节省宝贵的半导体基板面。在图5的所示实施例中，数位线d0、d0*、d1、d1*、d2和d2*全部都相对于第一感测放大器电路系统sa-e和第二感测放大器电路系统sa-0垂直移位，并且相对于字线驱动器电路系统swd-u和swd-l垂直移位。
40.沿着基底12的电路系统可以被称为控制电路系统，并且在所示实施例中包括感测放大器电路系统和字线驱动器电路系统。字线驱动器电路系统被示出为细分为第一字线驱动器子电路系统swd-l和第二字线驱动器子电路系统swd-u。第一字线驱动器子电路系统swd-l可以被认为与第一字线(即，沿着下部叠层14的字线32)耦合，并且第二字线驱动器子电路系统swd-u可以被认为与第二字线(即，沿着上部叠层16的字线32)耦合。
41.尽管本文描述的实施例指示在基底12上方有两个存储器叠层(14、16)，但是应当理解，在其它实施例中，在基底上方可以有多于两个的存储器叠层或者在基底上方仅有单个存储器叠层。
42.参考图6，基底12可以被认为被细分为四个象限区域34a-d。象限区域被标识为象限1、象限2、象限3和象限4。
43.轴线系统被设置为与所示基底12相邻以指示行方向和列方向，所述行方向和列方向将与设置在基底上方(例如，将沿着图5的存储器叠层14和16设置)的存储阵列相关联。
44.在一些实施例中，基底12可以对应于半导体管芯(例如，包括单晶硅的管芯)。管芯具有沿着行方向延伸的第一侧35并且具有与第一侧呈相对关系的第二侧37。象限区域34a和34b沿着第一侧35，并且通过中间插口区域36a彼此间隔开。这种插口区域被示出为包括“存储体逻辑”。存储体逻辑电路系统可以包含例如行解码器电路系统。
45.象限区域34a和34b可以分别被称为第一象限区域和第二象限区域。第一象限区域和第二象限区域各自包括八个存储体，每个存储体被理解为对应于与存储器相关联的区域，所述区域相对于与存储体中的其它存储体相关联的存储器被独立地存取。
46.象限区域34c和34d可以分别被称为第三象限区域和第四象限区域。在所示实施例中，第三象限区域和第四象限区域也各自包括八个存储体，并且通过插口区域36b彼此间隔开，所述插口区域被指示为包括“存储体逻辑”。在其它实施例中，存储体可以与象限区域
34a-d中的一或多个相关联，但是可以不与所有象限区域相关联。
47.参考象限区域34a描述了存储体的示例性配置。存储体被细分为区段38。象限34a内的最低存储体被示出为包括区段38中的八个(被标记为sec-0、sec-1
……
sec-7)。此类区段可以被认为布置在区段行40中，这种区段行沿着行方向延伸。区段38也各自被指示为沿着行方向延伸。
48.象限区域34a内的最上存储体被示出为包括区段行40中的三个。在一些实施例中，每个存储体可以被认为包括多个区段行，图6示出了其中每个存储体包括三个区段行的示例性应用。区段38可以被认为与存储器的区块相关联，每个区段的长度对应于约一个页面。页面可以是例如8.5k字节(即，8704字节)。术语“页面”、“区段”、“组块”和“存储体”可以被理解为具有相对于存储器存储应用的常规含义。
49.图6示出了象限区域34a的最上存储体通过插口区域42与下一存储体间隔开。插口区域42可以包括用于将本地输入/输出电路系统与全局输入/输出电路系统耦合的总线(如参考图11更详细地讨论的)，这种总线也被称为用于输入/输出电路系统的缓冲器。插口区域42还可以包含例如到行解码器电路系统、列解码器电路系统等的连接。区域42可以被称为全局喉部(global throat)。在一些应用中，“喉部”可以被理解为控制电路的区域(位置、地点)，而“插口”可以被理解为用于通过层级将信号馈送到层级上方或下方的电路系统(例如，通过图5的层级14将信号馈送到沿着图5的基底12的电路系统)的区域(位置、开口)。为了理解本公开和随后的权利要求，除非另有明确说明，否则术语“插口”应当被理解为通用于插口和喉部。
50.图6的实施例的上部区域34a和34b通过中心插口区域44与下部两个区域34c和34d间隔开。中心插口区域可以包含例如用于全局输入/输出电路系统的总线。
51.图7更详细地示出了象限区域34a内的存储体。具体地，图7示出了象限区域34a包括八个存储体(存储体0
……
存储体7)，每个存储体包括区段行40中的三个，并且每一个区段行40包括区段38中的八个。
52.参考图8，区段38被示意性地示出为包含17个贴片45或34个贴片47。每个贴片包括输入/输出(i/o)电路系统。每个贴片包括区段38内的页面的子集。如果页面包括约8.5k字节，并且如果有17个贴片45，则每个贴片45将包括与约8.5k/17相对应的多个字节(例如，约0.5k字节)。替代地，如果页面包括8.5k字节，并且如果有34个贴片47，则每个贴片47将包括与约8.5k/34相对应的多个字节(例如，约0.25k字节)。
53.应注意，图8的上部配置(17贴片配置)是示例性区段38内的贴片的示例性布置，而图8的下部配置(34贴片配置)是示例性区段38内的贴片的另一种示例性配置。如本领域普通技术人员所理解的，图8的上部配置(17贴片配置)和图8的下部配置(34贴片配置)所示的示例布置仅仅是许多可能布置中的两种。在其它实施例中可以利用其它布置。
54.在一些方面中，可以认为沿着页面的i/o电路系统被细分为离散子单元，并且每个“贴片”可以被认为对应于i/o电路系统的各个离散子单元。贴片中的一些的i/o电路系统包含与字线驱动器电路系统的耦合(这种耦合被示出在诸如区域48a、48b、52a和52b之类的阴影线区域中)，并且贴片中的一些或所有的i/o电路系统可以包含感测放大器电路系统(未示出)。感测放大器电路系统可以包括任何合适的配置，包含常规配置和/或现在已知或将要开发的其它配置。图5的示意性图示一般性地参考了字线驱动器电路系统，所述字线驱动
器电路系统沿着基底12以包括包含swd-l(31)和swd-u(33)的块30的布置而设置。图8的贴片可以被认为是沿着基底12的字线驱动器电路系统的示例性布置的更具体图示，图9(下面讨论)示出了swd-u电路系统(与沿着上部叠层16的字线相关联的电路系统)和swd-l电路系统(与沿着下部叠层14的字线相关联的电路系统)的区域。
55.仍参考图8，17贴片配置的贴片45被布置在组46a-c中。组46a包含贴片45中的两个，组46b包含贴片45中的四个，组46c包含区段38内的17个贴片中的贴片45中的三个，并且包含来自与所示区段38相邻的另一个区段的附加贴片45c。将在所示区段38与和所示区段相邻的另一个区段之间共享组46c(所述另一区段包含贴片45c)。
56.字线32(只有其中的一些被标记)被示意性示出跨贴片45延伸，每一组46a-c包括一对字线。为了简化附图，未示出相对于贴片的数位线。本文描述的实施例主要涉及字线连接和电路系统，并且除非另有说明，否则数位线可以被理解为包括常规配置。
57.组46a-c各自包含字线驱动器电路系统的部分，此类部分被标记为节段48a和48b。节段48a和48b可以分别被称为第一节段和第二节段。字线驱动器电路系统可以是图5的swd-l电路系统31或swd-u电路系统33。
58.组46a-c共享字线驱动器电路系统的部分(例如，节段48a和48b)。节段48a和48b被示意性地示出为与跨所述组延伸的字线32耦合。在所示实施例中，组46b和46c包含具有节段48b的贴片45a，并且包含具有节段48a的相邻贴片45b。第一节段48a和第二节段48b沿着行方向和列方向两者彼此偏移。
59.边缘贴片45d包含节段48a，并且相邻节段48b从边缘贴片45d横向地偏移。这种节段48b可以被称为孤立节段，并且将在存储体内的最左侧区段38的横向外侧。类似地，孤立节段48a(未示出)可以在存储体内的最远右侧区段38的横向外侧。因此，每个存储体可以包括沿着每个区段行40的两个孤立节段。这是对常规配置的改进，在所述常规配置中，存储体通常沿着列方向而不是沿着行方向延伸(并且区段沿着列方向而不是沿着行方向延伸)，并且通常有沿着区段的每个列布置的多于两个的孤立节段。
60.图8还示出了34贴片配置的贴片47被布置在组50a和50b中。组50a包含贴片47中的十个，组50b包含区段38内的34个贴片中的贴片47中的四个，并且包含来自与所示区段38相邻的另一个区段的附加贴片47c。将在所示区段38与和所示区段相邻的另一区段之间共享组50b。
61.字线32(只有其中的一些被标记)被示意性示出跨贴片47延伸，每组50a和50b包括一对字线。为了简化附图，未示出相对于贴片的数位线。
62.组50a和50b各自包含字线驱动器电路系统的部分，此类部分被标记为节段52a和52b。节段52a和52b可以分别被称为第一节段和第二节段。字线驱动器电路系统可以是图5的swd-l电路系统或swd-u电路系统。
63.组50a和50b共享字线驱动器电路系统的部分(例如，节段52a和52b)。节段52a和52b被示意性地示出为与跨所述组延伸的字线32耦合。在所示实施例中，组50a和50b包含具有节段52b的贴片47a，并且包含具有节段52b的相邻贴片47b。第一节段52a和第二节段52b沿着行方向和列方向两者彼此偏移。
64.图8可以被认为示出了与图5的存储器叠层14和16中的一个相关联的贴片(输入/输出电路系统)。如图9所示，可以提供附加贴片(输入/输出电路系统)以与存储器叠层中的
另一个相关联。具体地，图9示出了被布置在上文参考图8描述的组50a和50b内的第一系列贴片47，并且示出了与上部叠层(图5的叠层16)的字线32相关联的此类组；并且示出了被布置在组54a、54b和54c内的第二系列贴片51，并且示出了与下部叠层(图5的叠层14)的字线32相关联的此类组。
65.提供了虚线框57以示意性地示出含在包括贴片47和51的示例性区段38a和38b内的34个贴片。
66.沿着图5的基底12的字线驱动器电路系统可以被认为被划分为第一字线驱动器子电路系统33(swd-u电路系统)和第二字线驱动器子电路系统31(swd-l电路系统)。组50a和50b的节段52a和52b可以被认为与第一字线驱动器子电路系统33(swd-u)相关联，并且因此与上部叠层16的字线32耦合。组54a-c被示出为包括类似节段56a和56b，它们可以被认为与第二字线驱动器子电路系统31(swd-l)相关联，并且因此与下部叠层14的字线32耦合。
67.第一组50a和50b的贴片47可以被称为第一贴片，而第二组54a-c的贴片51可以被称为第二贴片。节段52a和52b可以被称为第一节段和第二节段，而节段56a和56b可以被称为第三节段和第四节段。在所示实施例中，第三节段56a和第四节段56b沿着行方向相对于第一节段52a和第二节段52b移位。在所示实施例中，第三节段56a和第四节段56b相对于第一节段52a和第二节段52b移位了与10贴片组50和52中的一个的约一半大小相对应的距离(即，移位了与跨贴片中的约5个的距离相对应的距离)。
68.应当注意，图9的组54a包含在区段38b的左侧的横向外侧的孤立节段56a，并且仅包含贴片51中的五个。还应当注意，图9的组54c将与所示节段38b相邻的另一个节段共享，并且包含来自相邻节段的贴片51a。
69.尽管图9示出了利用10贴片组50和52的应用(即，其中每个区段38a和38b包含34个贴片的应用)，但是应当理解，类似应用(即，其中每个区段38a和38b包括17个贴片的应用)可以包括图8的四贴片组46，或者可以包括贴片组的任何其它合适布置。
70.图8和9的共享组(即，组46c、50b和54c)可以用于提供冗余电路系统。图10示意性地示出了示例性存储体的示例性区段行40的示例性区域。区段行包括区段38a-d，所述区段分别被标记为区段0、区段1、区段2和区段3。区段38a和38b共享重叠区域58a内的一组贴片(例如，图8和9的共享组50b)，并且类似地，区段38c和38d共享重叠区域58b内的一组贴片。在区段38b和38c之间提供间隙60以指示在这些区段之间没有共享组。在其它实施例中，在区段38b和38c之间可以存在共享组。
71.重叠区域58a和58b内的共享组可以并入包括重叠区域58a和58b的区段中的一或多个内的冗余中。具体地，在集成电路系统的制造期间的惯例是包含冗余电路系统，所述冗余电路系统可以在集成电路系统的区域的制造期间发生故障的情况下利用。在一些实施例中，将冗余电路系统并入重叠区域(例如，58a和/或58b)中可能是方便的。可以利用这种冗余电路系统来补偿可能在包括重叠电路系统的区段中的每一个中(例如，在被标记为包括重叠电路系统58a的区段0和区段1的区段中的任一个中)发生的错误。
72.图6和7的存储体配置的优点是，这可以使得插口区域与存储体的区段之间的连接变短。通常，制造短连接比制造长连接更容易，这可以使得能够形成短连接的成本更低，错误更少。
73.图11示出了沿着列方向彼此相邻(即，彼此邻近)的一对存储体(存储体0和存储体
1)。存储体共享插口区域42。每个存储体均包括三个区段行(对于存储体0为40a-c，而对于存储体1为40d-f)，每个区段行均包括区段38中的八个(仅示出了其中一些并且只有其中一些被标记)。
74.总线(多路复用器)62沿着插口区域42延伸。全局输入/输出线(全局i/o互连)64(仅其中一些被标记)沿着列方向延伸，并且从共享插口42内的总线62延伸到与区段38相邻的本地总线(多路复用器)66(仅其中一些被标记)。上部存储体(存储体0)内的全局输入/输出线64可以被称为第一组(第一系列)全局输入/输出线，而下部存储体(存储体1)内的全局输入/输出线64可以被称为第二组(第二系列)全局输入/输出线。类似地，上部存储体(存储体0)内的本地总线66可以被称为第一组(第一系列)本地总线，而下部存储体(存储体1)内的本地总线66可以被称为第二组(第二系列)本地总线。
75.总线62可以沿着存储体的全长沿着行方向延伸，或者可以被细分成多个节段，每个节段沿着存储体的全长的仅一部分沿着行方向延伸。
76.全局输入/输出线64可以比常规配置的类似线短。在一些实施例中，全局输入/输出线64的长度可以小于图6的管芯12的宽度的四分之一(宽度是边缘35与边缘37之间的距离)，小于这种管芯12的宽度的八分之一，小于这种管芯12的宽度的十六分之一等。
77.在所示实施例中，本地总线66沿着行方向(即，图11的水平方向)延伸，并且因此相对于全局输入/输出线64基本正交地延伸。术语“基本上正交”意味着在合理的制造和测量公差范围内是正交的。
78.本地输入/输出线(本地i/o互连)68(仅其中一些被标记)从本地总线66延伸到区段38，并且具体地延伸到此类区段内的贴片(例如，图8和9中所示的贴片)。相对于图11的俯视图，本地输入/输出线68被示出为虚线以指示它们可能处于各种部件、材料等下方。上部存储体(存储体0)内的本地输入/输出线68可以被称为第一组(第一系列)本地输入/输出线，而下部存储体(存储体1)内的本地输入/输出线68可以被称为第二组(第二系列)本地输入/输出线。尽管仅一个本地输入/输出线68被示出为与每个区段38相关联，但是应当理解，在其它实施例中，可能有多于一个的本地输入/输出线68与每个区段相关联。
79.在一些实施例中，全局输入/输出线64可以具有在区段38中的一或多个的上方的区域，而本地输入/输出线68可以具有在区段38的部分下方的区域。例如，图11a示意性地示出了沿着图11的集成组件的区域的截面侧视图，并且示出了其中全局输入/输出线64在区段38上方延伸而本地输入/输出线68在区段38的部分下方延伸的示例性实施例。本地输入/输出线68可以馈入与各个贴片(例如，图8和9所示的贴片)相关联的插口中以存取字线驱动器电路系统的节段(例如，图8和9的节段48、52和56)。在一些实施例中，本地输入/输出线(本地i/o互连)68和全局输入/输出线(全局i/o互连)64一起将贴片内的字线驱动器电路系统的节段(例如，图8和9的节段48、52和56)耦合到控制电路系统(例如，与图4的电路系统1007类似的行解码器电路系统)。
80.图11a的总线62和66包括导电材料。导电材料可以包括任何合适的导电成分；诸如，例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的成分(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。
81.图11a示出了与总线62和66的导电材料相邻的绝缘材料70。这种绝缘材料可以包
括任何合适的组成；并且在一些实施例中，可以包括二氧化硅，基本上由其组成或由其组成。
82.可以使用任何适当的配置来对区段中的上述贴片进行逻辑寻址。例如，在一些应用中，沿着区段(例如，图6的区段38)的每一侧的边缘贴片可以在逻辑上彼此合并，沿着区段行(例如，图6的区段行40)的每一侧的边缘贴片可以在逻辑上彼此合并等。
83.在一些应用中，全局输入/输出(gio)可以包含具有沿着数位线方向(即，列方向)延伸的尺寸的节段。常规的gio被配置为沿着数位线方向(列方向)沿着管芯(例如，图6的管芯12)的约一半延伸的线。本文描述的实施例可以具有被布置为包含沿着数位线方向(列方向)延伸管芯的长度的1/6至1/8的节段的gio。在一些实施例中，gio的节段可以被认为延伸小于或等于沿着列方向管芯的长度的约1/3，小于或等于沿着列方向的管芯的长度的约1/6，小于或等于沿着列方向的管芯的长度的约1/8等。而且，gio信号可以具有全轨操作，意味着gio信号从vdd摆动到接地。相反，常规设计的输入/输出(io)包含gio和giof作为仅具有约150mv至200mv间隔的一对差分信号。全轨gio的优点是这可以用简单缓冲器进行缓冲，而常规设计的差分信号需要通过感测放大器电路(例如，dsa电路，其中dsa表示直接sa)放大以便在被发送到下一级之前进入全轨。
84.上面讨论的组件和结构可以在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以并入电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、多芯片模块。电子系统可以是多种系统中的任何一种，诸如，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、航空器等。
85.除非另有说明，否则本文描述的各种材料、物质、成分等可以通过任何合适的方法来形成，所述方法现在已知或尚待开发，包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
86.术语“电介质”和“绝缘”可以用于描述具有绝缘电性质的材料。在本公开中，所述术语被认为是同义词。在一些情况下，术语“电介质”的利用以及在其它情况下术语“绝缘”(或“电绝缘”)的利用可以提供本公开中的语言变化，以简化以下权利要求中的前提基础，并且并非用于指示任何显著的化学或电气差异。
87.术语“电连接”和“电耦合”都可以在本公开中利用。所述术语被认为是同义词。在一些情况下一个术语的利用以及在其它情况下另一个术语的利用可以在本公开中提供语言变化，以简化以下权利要求中的前提基础。术语“耦合(couple、coupling、coupled)等”可以指代电连接。
88.附图中的各个实施例的特定定向仅用于说明目的，并且在一些应用中，所述实施例可以相对于所示定向旋转。本文提供的描述以及以下权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是处于附图的特定定向还是相对于这种定向旋转。
89.除非另外指示，否则附图的横截面视图仅示出了横截面平面内的特征，而没有示出横截面平面后面的材料，以便简化附图。
90.当结构称为在另一种结构“上面”、与另一种结构“相邻”或“抵靠在”另一种结构上
面时，它可以直接在另一种结构上面，或者也可以存在中间结构。相反，当结构称为“直接在”另一种结构上面、与另一种结构“直接相邻”或“直接抵靠在”另一种结构上面时，不存在中间结构。术语“在
……
正下方”、“在
……
正上方”等并不指示直接物理接触(除非另有明确说明)，而是指示直立对齐。
91.结构(例如，层、材料等)可以称为“垂直地延伸”以指示结构通常从下面基底(例如，衬底)向上延伸。垂直延伸结构可以相对于基底的上表面基本正交地延伸，或者可以不正交地延伸。
92.一些实施例包含一种集成组件，所述集成组件具有在基底上方的存储器叠层和沿着存储器叠层的存储器单元阵列。阵列包含沿着行方向延伸的行和沿着列方向延伸的列。字线沿着阵列的行并且沿着行方向延伸。数位线沿着阵列的列并且沿着列方向延伸。阵列中的每个存储器单元由字线中的一个和数位线中的一个相结合唯一地寻址。控制电路系统沿着基底并且包含与字线耦合的字线驱动器电路系统。控制电路系统被细分为存储体。储体沿着行方向物理地伸长。每个存储体被细分为一系列区段，所述区段被布置在沿着行方向延伸的区段行中。每个区段均包含一系列贴片，所述贴片包含输入/输出电路系统。贴片被布置成组，所述组共享字线驱动器电路系统的部分。每一组内的字线驱动器电路的部分包含沿着所述组的贴片中的一个的第一节段并且包含沿着所述组的相邻贴片的第二节段，所述第一节段和所述第二节段沿着行方向和列方向两者彼此偏移。
93.一些实施例包含一种集成组件，所述集成组件包括基底上方的存储器叠层。存储器单元阵列沿着存储器叠层。阵列包括沿着行方向延伸的行并且包括沿着列方向延伸的列。字线沿着阵列的行并且沿着行方向延伸。数位线沿着阵列的列并且沿着列方向延伸。阵列中的每个存储器单元由字线中的一个和数位线中的一个相结合唯一地寻址。控制电路系统沿着基底。控制电路系统包含与字线耦合的字线驱动器电路系统。控制电路系统被细分为存储体。存储体沿着行方向物理地伸长。基底对应于半导体管芯。管芯具有沿着行方向延伸的第一侧并且具有与第一侧呈相对关系的第二侧。管芯被细分为四个象限区域。象限区域中的两个沿着第一侧并且通过插口区域彼此间隔开。象限区域中的所述两个是第一象限区域和第二象限区域。第一象限区域和第二象限区域各自包括8个存储体。每个存储体被细分为一系列区段，所述区段被布置在沿着行方向延伸的区段行中。每个存储体包括区段行中的多于一个。每个区段均包括一系列贴片，所述贴片包含输入/输出电路系统。贴片被布置成组，所述组共享字线驱动器电路系统的部分。
94.一些实施例包含一种集成组件，所述集成组件包括基底上方的第一存储器叠层。第二存储器叠层在第一存储器叠层上方。第一组存储器单元阵列沿着第一存储器叠层。第一组包括沿着行方向延伸的第一行并且包括沿着列方向延伸的第一列。第二组存储器单元阵列沿着第二存储器叠层。第二组包括沿着行方向延伸的第二行并且包括沿着列方向延伸的第二列。第一字线沿着第一行并且沿着行方向延伸。第二字线沿着第二行并且沿着行方向延伸。控制电路系统沿着基底。控制电路系统包含与第一字线耦合的第一字线驱动器子电路系统和与第二字线耦合的第二字线驱动器子电路系统。控制电路系统被细分为存储体；存储体沿着行方向物理地伸长。每个存储体被细分为一系列区段，所述区段被布置在沿着行方向延伸的区段行中。每个区段中均包括一系列第一贴片，所述第一贴片包含第一输入/输出电路系统。第一贴片被布置成第一组，所述第一组共享第一字线驱动器子电路系统
的部分。每个第一组内的第一字线驱动器子电路系统的部分包含沿着第一组的第一贴片中的一个的第一节段并且包含沿着第一组的相邻第一贴片的第二节段，所述第一节段和所述第二节段沿着所述行方向和所述列方向彼此偏移。每个区段均包括一系列第二贴片，所述第二贴片包含第二输入/输出电路系统。第二贴片被布置成第二组，所述第二组共享第二字线驱动器子电路系统的部分。每个第二组内的第二字线驱动器子电路系统的部分包含沿着第二组的第二贴片中的一个的第三节段并且包含沿着第二组的相邻第二贴片的第四节段，所述第三节段和所述第四节段沿着行方向和列方向彼此偏移。第三节段和第四节段沿着行方向相对于第一节段和第二节段移位。
95.根据法规，已经以关于结构和方法特征或多或少特定的语言描述了本文公开的主题。然而，应当理解，权利要求不限于所示出和描述的特定特征，因为本文公开的装置包括示例性实施例。因此，权利要求应按字面意义提供全部范围，并且应根据等同原则适当解释。