时钟电路以及存储器的制作方法

1.本发明实施例涉及半导体技术领域，特别涉及一种时钟电路以及存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
3.dram可以分为双倍速率同步(double data rate，ddr)动态随机存储器、gddr(graphics double data rate)动态随机存储器、低功耗双倍速率同步(low power double data rate，lpddr)动态随机存储器。随着dram应用的领域越来越多，如dram越来越多的应用于移动领域，用户对于dram功耗指标的要求越来越高。
4.然而，目前的dram性能仍有待提高。


技术实现要素：

5.本发明实施例解决的技术问题为提供一种时钟电路以及存储器，解决系统时钟信号与数据选通时钟信号不匹配的问题。
6.为解决上述问题，本发明实施例提供一种时钟电路，包括：数据选通时钟模块，用于接收数据选通时钟信号并传输所述数据选通时钟信号，所述数据选通时钟信号用于控制数据信号的接收和/或发送；系统时钟模块，用于接收系统时钟信号并传输所述系统时钟信号，所述系统时钟信号用于控制命令信号的接收；其中，所述系统时钟模块包括至少两条第一信号传输路径，并被配置为，根据所述数据信号的接收和/或发送速率的不同，采用不同的第一信号传输路径以传输所述系统时钟信号。
7.另外，所述数据选通时钟模块包括至少两条第二信号传输路径，具有不同传输速度的所述数据选通时钟信号经由不同的所述第二信号传输路径传输，所述传输速度与所述接收和/或发送速率相对应，且每一所述第二信号传输路径与每一第一信号传输路径对应；其中，所述系统时钟模块被配置为，所述数据选通时钟信号通过一所述第二信号传输路径传输，则所述系统时钟信号通过与所述第二信号传输路径对应的所述第一信号传输路径进行传输。
8.另外，所述数据选通时钟模块包括：第一数据选通时钟传输电路和第二数据选通时钟传输电路，所述第一数据选通时钟传输电路和所述第二数据选通时钟传输电路分别定义不同的所述第二信号传输路径；所述数据选通时钟模块被配置为，若所述传输速率大于或等于预设值，所述数据选通时钟信号通过所述第一数据选通时钟传输电路传输；若所述传输速率小于所述预设值，所述数据选通时钟信号通过第二数据选通时钟传输电路传输。
9.另外，所述第一数据选通时钟传输电路包括第一分频单元；所述第二数据选通时
钟传输电路包括第二分频单元；所述第一分频单元和所述第二分频单元均被配置为，对所述数据选通时钟信号进行分频，并输出至少两种不同相位的分频后数据选通时钟信号。
10.另外，所述第一分频单元具有功耗与所述数据选通时钟信号的频率的第一相关性，所述第二分频单元具有功耗与所述数据选通时钟信号的频率的第二相关性，所述第一相关性小于所述第二相关性；或者，所述第一分频单元具有第一抗干扰能力，所述第二分频单元具有第二抗干扰能力，所述第一抗干扰能力大于所述第二抗干扰能力。
11.另外，所述第一分频单元包括电流模式逻辑分频电路，所述第二分频单元包括cmos分频电路。
12.另外，所述第一数据选通时钟传输电路还包括：电流模式逻辑转cmos单元，用于连接所述电流模式逻辑分频电路，并输出所述分频后数据选通时钟信号。
13.另外，所述第二数据选通时钟传输电路还包括：电流模式逻辑转cmos单元，用于向所述cmos分频电路输出所述数据选通时钟信号。
14.另外，所述第一数据选通时钟传输电路和第二数据选通时钟传输电路均包括缓冲器，用于缓冲接收所述数据选通时钟信号。
15.另外，所述缓冲器为电流模式逻辑缓冲器。
16.另外，所述系统时钟模块包括：第一系统时钟传输电路和第二系统时钟传输电路，所述第一系统时钟传输电路和所述第二系统时钟传输电路分别定义不同的所述第一信号传输路径；所述系统时钟模块被配置为，若所述数据选通时钟信号通过所述第一数据选通时钟传输电路进行传输，所述系统时钟信号通过所述第一系统时钟传输电路传输；若所述数据选通时钟信号通过所述第二数据选通时钟传输电路传输，所述系统时钟信号通过所述第二系统时钟传输电路进行传输。
17.另外，所述第一系统时钟传输电路包括第一分频单元模型，所述第二系统时钟传输电路包括第二分频单元模型；所述第一分频单元模型用于匹配所述第一数据选通时钟传输电路的时钟延迟，所述第二分频单元模型用于匹配所述第二数据选通时钟传输电路的时钟延迟。
18.另外，所述第一分频单元模型包括电流模式逻辑分频电路模型，所述第二分频单元模型包括cmos分频电路模型。
19.另外，所述第一系统时钟传输电路还包括电流模式逻辑转cmos单元，用于连接所述电流模式逻辑分频电路模型，并输出所述系统时钟信号。
20.另外，所述第二系统时钟传输电路还包括电流模式逻辑转cmos单元，用于向所述cmos分频电路模型输出所述系统时钟信号。
21.另外，所述第一系统时钟传输电路和所述第二系统时钟传输电路均包括缓冲器，用于缓冲接收所述系统时钟信号。
22.另外，所述缓冲器为电流模式逻辑缓冲器。
23.另外，所述数据选通时钟模块还包括：第一选择电路，所述第一选择电路用于选择第一数据选通时钟传输电路和所述第二数据选通时钟传输电路两者之一的输出信号进行输出；所述系统时钟模块还包括：第二选择电路，所述第二选择电路用于选择第一系统时钟传输电路和第二系统时钟传输电路两者之一的输出信号进行输出。
24.另外，所述时钟电路还包括：握手模块，所述握手模块连接所述第一选择电路和所
述第二选择电路的输出，用于确定所述系统时钟信号和所述数据选通时钟信号的相位关系。
25.相应的，本发明实施例还提供一种存储器，包括上述的时钟电路。
26.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
27.本发明实施例中，系统时钟模块包括至少两条第一信号传输路径，且根据数据信号的接收和/或发送速率的不同，采用不同的第一信号传输路径以传输系统时钟信号。当数据选通时钟信号的传输速度不同时，相应采用不同的第一信号传输路径传输系统时钟信号，使得具有不同传输速度的数据选通时钟信号均能够被系统时钟信号进行相应的匹配。因此，虽然数据选通时钟信号的传输速度改变，但是数据选通时钟信号与系统时钟信号的时钟差异的变化小，甚至数据选通时钟信号与系统时钟信号的时钟差异能够保持不变；因此，握手模块能够很好地进行数据选通时钟信号和系统时钟信号的对齐，使得同步和握手功能更容易实现。
附图说明
28.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
29.图1为本发明实施例提供的时钟电路的一种功能框图；
30.图2本发明实施例提供的时钟电路的另一种功能框图；
31.图3为图2中数据选通时钟模块的工作原理示意图；
32.图4本发明实施例提供的时钟电路的又一种功能框图；
33.图5为本发明实施例提供的时钟电路的一种结构示意图；
34.图6为本发明实施例提供的时钟电路的另一种结构示意图。
具体实施方式
35.为了减轻存储器的读取和写入的时序约束，存储器中引入了wck时钟信号，即数据选通时钟信号。为适应不同的性能需求，同一存储器的数据传输速率可快可慢，相应的wck时钟信号的传输速率既可以为超过预设值的传输速率，也可以为低于预设值的传输速率。举例来说，当数据传输速率超过3200mbps时，可引入电流模式逻辑(cml，current mode logic)分频器以减小wck时钟信号受到的干扰；在数据传输速率低于3200mbps时采用cmos分频器以最大程度的节省功耗。
36.也就是说，存储器中的wck时钟信号的传输速率不同，则wck时钟信号采用了不同的传输路径进行传输。存储器中还存在用于控制命令/地址信号的ck时钟信号(即系统时钟信号)，且需要考虑到wck时钟信号和ck时钟信号的时钟域对齐，考虑两个时钟域之间的wck2ck同步和握手功能。若ck时钟信号经由同一传输路径进行传输，则难以保证ck时钟信号同时与高速的wck时钟信号以及低速的wck时钟信号具有优良的同步性能。
37.为解决上问题，本发明实施提供一种时钟电路，保证ck时钟信号与高速以及低速的wck时钟信号均具有优良的同步性能。
38.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明
的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
39.图1为本发明实施例提供的时钟电路的一种功能框图；图2为时钟电路的另一种功能框图；图3为图2中数据选通时钟模块的工作原理示意图；图4为时钟电路的又一种功能框图；图5为本发明实施例提供的时钟电路的一种结构示意图；图6为本发明实施例提供的时钟电路的另一种结构示意图。
40.参考图1，本实施例中，时钟电路包括：数据选通时钟模块101，用于接收数据选通时钟信号wck并传输数据选通时钟信号wck，数据选通时钟信号wck用于控制数据信号的接收和/或发送；系统时钟模块102，用于接收系统时钟信号并传输系统时钟信号ck，系统时钟信号ck用于控制命令信号的接收；其中，系统时钟模块102包括至少两条第一信号传输路径，并被配置为，根据数据信号的接收和/或发送速率的不同，采用不同的第一信号传输路径以传输系统时钟信号ck。
41.以下将结合附图对本实施例提供的时钟电路进行详细说明。
42.本实施例中，数据信号的接收和/或发送速率可以分为高速传输速率和低速传输速率；相应的，数据选通时钟信号wck具有高速信号传输路径和低速信号传输路径，即数据选通时钟模块101具有不同的第二信号传输路径，包括低速信号传输路径和高速信号传输路径，以使数据选通时钟信号wck为高速时钟信号时对应的信号传输路径的抗干扰能力好，且数据选通时钟信号wck为低速时钟信号时对应的信号传输路径的功耗低，从而满足高速抗干扰能力强且低速功耗低的需求。可以理解的是，高速与低速是相比较而言的，因此是清楚的定义。
43.相应的，系统时钟模块102具有不同的第一信号传输路径，每一第一信号传输路径与数据选通模块101中的一信号传输路径相对应，以使每一第一信号传输路径与每一第二信号传输路径匹配。具体地，匹配可以理解为：每一第一信号传输路径对系统时钟信号ck的影响与对应的第二信号传输路径对数据选通时钟信号wck的影响同步，该影响包括时钟信号延迟、时钟信号损失、时钟信号扰动等。
44.本实施例中，以每一第一信号传输路径与相应的第二信号传输路径进行时钟信号延迟匹配作为示例，以使具有不同传输速率的数据选通时钟信号wck而言，均能够很好的与系统时钟信号ck进行同步握手。
45.本实施例中，时钟电路还包括：握手模块103，连接数据选通时钟模块101以及系统时钟模块102，用于确定系统时钟信号ck和数据选通时钟信号wck的相位关系。
46.如前所述，数据选通时钟模块101包括至少两条第二信号传输路径，具有不同传输速度的数据选通时钟信号wck经由不同的第二信号传输路径传输，传输速度与所述接收和/或发送速率相对应，且每一第二信号传输路径与每一第一信号传输路径对应。
47.其中，系统时钟模块102被配置为，数据选通时钟信号wck通过一第二信号传输路径传输，则系统时钟信号ck通过与第二信号传输路径对应的第一信号传输路径进行传输。也就是说，当数据选通时钟模块101采用特定的第二传输路径传输数据选通时钟信号wck，则系统时钟模块102也会采用特定的对应的第一信号传输路径传输系统时钟信号ck。
48.具体地，如图2所示，数据选通时钟模块101包括：第一数据选通时钟传输电路121
和第二数据选通时钟传输电路131，第一数据选通时钟传输电路121和第二数据选通时钟传输电路131分别定义不同的第二信号传输路径；数据选通时钟模块101被配置为，若传输速率大于或等于预设值，数据选通时钟信号wck通过第一数据选通时钟传输电路121传输；若传输速率小于预设值，数据选通时钟信号wck通过第二数据选通时钟传输电路131传输。
49.其中，预设值可以根据存储器的性能需求进行合理设置，第一数据选通时钟传输电路121用于定义高速传输路径，第二数据选通时钟传输电路131用于定义低速传输路径。需要说明的是，在其他实施例中，数据选通时钟模块也可以包括三个或三个以上的第二信号传输路径，即数据选通时钟模块具有三个或三个以上的数据选通时钟传输电路。
50.数据选通时钟模块101还包括：第一选择电路141，第一选择电路141用于选择第一数据选通时钟传输电路121和第二数据选通时钟传输电路131两者之一的输出信号进行输出；数据时钟焊盘111，用于接收数据选通时钟信号wck并将数据选通时钟信号wck传输至第一数据选通时钟电路121以及第二数据选通时钟电路131。
51.在一个例子中，数据选通时钟信号wck经数据时钟焊盘111传输至第一数据选通时钟传输电路121以及第二数据选通时钟传输电路131，且经由两条第二信号传输路径传输后有两种数据选通时钟信号wck到达第一选择电路141，第一选择电路141根据数据信号的接收/发送速率选择第一数据选通时钟传输电路121或者第二数据选通时钟传输电路131的输出信号进行输出。更具体地，数据信号的接收/发送速率低于预设值，则第一选择电路141选择第二数据选通时钟传输电路131的输出信号进行输出；数据信号的接收/发送速率大于或等于预设值，则第一选择电路141选择第一数据选通时钟传输电路121的输出信号进行输出。
52.在另一例子中，数据选通时钟信号wck经数据时钟焊盘111传输至第一数据选通时钟传输电路121以及第二数据选通时钟传输电路131；第一选择电路141选择第一数据选通时钟传输电路121以及第二数据选通时钟传输电路131的一者进行时钟信号传输，另一者不运行。这样，第一数据选通时钟传输电路121以及第二数据选通时钟传输电路131中的一者在运行，能够进一步的降低时钟电路的功耗。
53.如图3所示，第一选择电路141输出的数据选通时钟信号wck可用于实现“读”、“写”以及“握手”等功能，对于“写”功能的实现而言，数据选通时钟信号wck传输至相应的多个数据接收器中。此外，当数据时钟模块101的输出由第二数据选通时钟传输电路131提供时，为了避免第一选择电路141对数据选通时钟信号wck造成的传输损失等问题，也可以由第二数据选通时钟传输电路131的输出不经由第一选择电路141直接输出至握手模块103以实现“握手”功能。
54.系统时钟模块102包括：系统时钟焊盘112以及系统时钟传输电路152；系统时钟产品112用于接收系统时钟信号wck并将系统时钟信号传输至系统时钟传输电路152，且系统时钟传输电路152具有至少两条第一时钟信号传输路径。
55.如图4所示，系统时钟模块102包括：第一系统时钟传输电路122和第二系统时钟传输电路132，第一系统时钟传输电路122和第二系统时钟传输电路132分别定义不同的第一信号传输路径；系统时钟模块102被配置为，若数据选通时钟信号wck通过第一数据选通时钟传输电路121进行传输，系统时钟信号ck通过第一系统时钟传输电路122传输；若数据选通时钟信号wck通过第二数据选通时钟传输电路131传输，系统时钟信号ck通过第二系统时
钟传输电路132进行传输。
56.具体地，第一系统时钟传输电路122用于匹配第一数据选通时钟传输电路121，第二系统时钟传输电路132用于匹配第二数据选通时钟传输电路131。在一个例子中，第一系统时钟传输电路122对系统时钟信号ck的时钟延迟与第一数据选通时钟传输电路121对数据选通时钟信号wck的时钟延迟相匹配，第二系统时钟传输电路132对系统时钟信号ck的时钟延迟与第二数据选通时钟传输电路131对数据选通时钟信号wck的时钟延迟相匹配。需要说明的是，在其他实施例中，数据选通时钟模块具有三个或三个以上的第二信号传输电路，则系统时钟模块也具有三个或三个以上的第一信号传输路径，即系统时钟模块也具有三个或三个以上的系统时钟传输电路。
57.系统时钟模块还包括：第二选择电路142，第二选择电路142用于选择第一系统时钟传输电路122和第二系统时钟传输电路132两者之一的输出信号进行输出。
58.在一个例子中，系统时钟信号ck经系统时钟焊盘112传输至第一系统时钟传输电路122以及第二系统时钟传输电路132，且经由两条第一信号传输路径传输后有两种系统时钟信号ck到达第二选择电路142，第二选择电路142根据数据信号的接收/发送速率选择第一系统时钟传输电路122或者第二系统时钟传输电路132的输出信号进行输出。更具体地，数据信号的接收/发送速率低于预设值，则第二选择电路142选择第二系统时钟传输电路132的输出信号进行输出；数据信号的接收/发送速率大于或等于预设值，则第二选择电路142选择第一系统时钟传输电路122的输出信号进行输出。
59.在另一例子中，系统时钟信号ck经系统时钟焊盘112传输至第一系统时钟传输电路122以及第二系统时钟传输电路132；第二选择电路142选择第一系统时钟传输电路122以及第二系统时钟传输电路132中的一者进行时钟信号传输，另一者不运行。这样，第一系统时钟传输电路122以及第二系统时钟传输电路132中的一者在运行，能够进一步的降低时钟电路的功耗。
60.由于系统时钟模块102具有多个第一信号传输路径，因而能够对具有不同传输速度的数据选通时钟信号wck更好的时钟匹配，例如，系统时钟信号ck与数据选通时钟信号wck的时钟延迟相匹配、时钟抖动相匹配等，因而即使数据信号的接收/发送速率改变，但是握手模块103始终对系统时钟信号ck和数据选通时钟信号wck进行同步握手。
61.具体地，握手模块103连接第一选择电路141的输出和第二选择电路142的输出，用于确定系统时钟信号和数据选通时钟信号的相位关系。
62.此外，数据选通时钟信号wck可以为差分时钟信号，相应的，如图5所示，数据时钟焊盘111包括第一数据时钟焊盘30以及第二数据时钟焊盘31，用于分别接收差分的数据选通时钟信号wck，可称为wck_t时钟信号以及wck_c时钟信号。同样的，系统时钟信号ck可以为差分时钟信号，相应的，如图5所示，系统时钟焊盘112包括第一系统时钟焊盘10和第二系统时钟焊盘11，用于分别接收差分的系统时钟信号ck，可以为ck_t时钟信号以及ck_c时钟信号。
63.如图5所示，第一数据选通时钟传输电路121包括第一分频单元14；第二数据选通时钟传输电路131包括第二分频单元24；第一分频单元14和第二分频单元24均被配置为，对数据选通时钟信号wck进行分频，并输出至少两种不同相位的分频后数据选通时钟信号。
64.第一分频单元14具有功耗与数据选通时钟信号wck的频率的第一相关性，第二分
频单元24具有功耗与数据选通时钟信号wck的频率的第二相关性，第一相关性小于第二相关性；和/或，第一分频单元14具有第一抗干扰能力，第二分频单元24具有第二抗干扰能力，第一抗干扰能力大于第二抗干扰能力。
65.第一分频单元14用于对具有高速传输速度的数据选通时钟信号wck进行分频，第二分频单元24用于对具有低速传输速度的数据选通时钟信号wck进行分频，即第一分频单元14对频率相对较高的数据选通时钟信号wck进行分频，第二分频单元24对频率相对较低的数据选通时钟信号wck进行分频。由于第一相关性小于第二相关性，且第一分频单元14的静态功耗比第二分频单元24的静态功耗高，因此对于第二分频单元24而言能保持相对较低的功耗，从而避免了低速传输路径的功耗过大的问题；由于第一抗干扰能力大于第二抗干扰能力，因此避免了高速传输路径对于数据选通时钟信号wck的干扰问题，使得经由高速传输路径传输的数据选通时钟信号wck具有高精确度。
66.本实施例中，如图6所示，第一分频单元14包括电流模式逻辑(cml，current-mode logic)分频电路，图6中以cml div标示电流模式逻辑分频电路；第二分频单元24包括cmos(complementary metal oxide semiconductor)分频电路，图6中以cmos div标示cmos分频电路。
67.电流模式逻辑分频电路的静态功耗相对较高，功耗与频率相关性小，抗干扰能力强，对电源抖动/拨动的抗干扰能力强；cmos分频电路功耗低，与频率相关性强，频率越低功耗越低，电源噪声对时钟抖动影响大，抗电源干扰能力相对较差。高速传输路径采用电流模式逻辑分频电路，保证数据选通时钟信号的抗干扰能力强；低速传输路径采用功耗低的cmos分频电路，从而实现低速省电的目的。
68.第一数据选通时钟传输电路121还包括：电流模式逻辑转cmos单元，用于连接电流模式逻辑分频电路，并输出分频后数据选通时钟信号，该电流模式逻辑转cmos单元定义为第一电流模式逻辑转cmos单元15。如图6所示，图6中以c2c1表示第一电流模式逻辑转cmos单元15。
69.所述第二数据选通时钟传输电路131还包括：电流模式逻辑转cmos单元25，用于向cmos分频电路输出数据选通时钟信号，该电流模式逻辑转cmos单元定义为第二电流模式逻辑转cmos单元25。如图6所示，图6中以c2c2表示第二电流模式逻辑转cmos单元25。
70.此外，第一数据选通时钟传输电路121和第二数据选通时钟传输电路131均包括缓冲器，用于缓冲接收数据选通时钟信号。具体地，第一数据选通时钟传输电路121中的缓冲器定义为第一缓冲器12，第二数据选通时钟传输电路131中的缓冲器定义为第二缓冲器22。
71.本实施例中，缓冲器为电流模式逻辑缓冲器，如图6所示，图6中以cml buffer1表示第一缓冲器12，以cml buffer 2表示第二缓冲器22。
72.如图5所示，第一系统时钟传输电路122包括第一分频单元模型34，第二系统时钟传输电路132包括第二分频单元模型44；第一分频单元模型34用于匹配第一数据选通时钟传输电路121的时钟延迟，第二分频单元模型44用于匹配第二数据选通时钟传输电路131的时钟延迟。
73.可以理解的是，第一分频单元模型34实际并不对系统时钟信号进行分频处理；第二分频单元模型44实际并不对系统时钟信号进行分频处理。
74.具体地，如图6所示，第一分频单元模型34包括电流模式逻辑分频电路模型，第二
分频单元模型44包括cmos分频电路模型。图6中以cml div model表示电流模式逻辑分频电路模型，以cmos div model表示cmos分频电路模型。
75.第一系统时钟传输电路122还包括电流模式逻辑转cmos单元，用于连接电流模式逻辑分频电路模型，并输出系统时钟信号，该电流模式逻辑转cmos单元定义为第三电流模式逻辑转cmos单元35。图6中以c2c3表示第三电流模式逻辑转cmos单元35。
76.第二系统时钟传输电路132还包括电流模式逻辑转cmos单元，用于向所述cmos分频电路模型输出系统时钟信号，该电流模式逻辑转cmos单元定义为第四电流模式逻辑转cmos单元45。图6中以c2c4表示第四电流模式逻辑转cmos单元45。
77.第一系统时钟传输电路122和第二系统时钟传输电路132均包括缓冲器，用于缓冲接收系统时钟信号。具体地，第一系统时钟传输电路122中的缓冲器定义为第三缓冲器32，第二系统时钟传输电路132中的缓冲器定义为第四缓冲器42。
78.本实施例中，缓冲器为电流模式逻辑缓冲器，如图6所示，图6中以cml buffer3表示第三缓冲器32，以cml buffer 4表示第四缓冲器42。
79.需要说明的是，本实施例中以缓冲器为电流模式逻辑缓冲器作为示例。在其他实施例中，上述的缓冲器也可以为cmos缓冲器，相应的，缓冲器与其他结构(如cmos分频单元)之间无需设置电流模式逻辑转cmos单元。
80.此外，第一数据选通时钟传输电路121、第二数据选通时钟传输电路131、第一系统时钟传输电路122和第二系统时钟传输电路132均包括占空比调节(dca，duty cycle adjuster)单元，用于调节数据选通时钟信号的占空比或者系统时钟信号的占空比。其中，第一数据选通时钟传输电路121、第二数据选通时钟传输电路131、第一系统时钟传输电路122和第二系统时钟传输电路132种的占空比调节单元分别定义为第一占空比调节单元13、第二占空比调节单元23、第三占空比调节单元33以及第四占空比调节单元43。图6中分别以dca1、dca2、dca3、dca4表示第一占空比调节单元13、第二占空比调节单元23、第三占空比调节单元33以及第四占空比调节单元43。
81.本实施例提供的时钟电路，系统时钟模块102包括至少两条第一信号传输路径，且根据数据信号的接收和/或发送速率的不同，采用不同的第一信号传输路径以传输系统时钟信号。当数据选通时钟信号的传输速度不同时，相应采用不同的第一信号传输路径传输系统时钟信号，使得具有不同传输速度的数据选通时钟信号均能够被系统时钟信号进行相应的匹配。因此，虽然数据选通时钟信号的传输速度的改变，但是数据选通时钟信号与系统时钟信号的时钟差异的变化小，甚至数据选通时钟信号与系统时钟信号的时钟差异能够保持不变；因此，握手模块103能够很好的进行数据选通时钟信号和系统时钟信号的对齐，使得同步和握手功能更容易实现。
82.另外，定义高速传输路径的第一数据选通时钟传输电路121包括电流模式逻辑分频电路，电流模式逻辑分频电路具有抗干扰能力强的优势，使得高速传输的数据选通时钟信号受到的干扰少，保证数据选通时钟信号的准确性。定义低速传输路径的第二数据选通时钟传输电路131包括cmos分频电路，cmos分频电路具有功耗低的优势，因而有利于降低时钟电路的功耗。因此，本实施例具有高速抗干扰且低速功耗低的优势。
83.相应的，本发明实施例还提供一种存储器，包括上述的时钟电路。
84.存储器可以为ddr存储器，例如为ddr5存储器。
85.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。