集成电路装置的制作方法

集成电路装置
1.相关申请的交叉引用
2.本技术基于并要求于2020年9月10日在韩国知识产权局提交的韩国专利申请no.10-2020-0116217的优先权，其全部公开通过引用合并于此。
技术领域
3.本公开涉及集成电路装置，并且更具体地，涉及包括读出放大器的集成电路装置。


背景技术：

4.由于电子产品需要被小型化、多功能并且需要高性能，需要高容量的集成电路装置，并且为了提供高容量的集成电路装置，需要增加的集成度。随着诸如dram装置的存储器装置的特征尺寸减小，用于驱动存储器装置的晶体管(例如，构成读出放大器的晶体管)的栅极长度可减小，或者可发生晶体管的阈值电压偏差。结果，可能存在读出放大器的偏移噪声发生的问题。


技术实现要素：

5.本公开提供了具有优异电特性的集成电路装置，其中，即使减小了存储器装置的特征尺寸，读出放大器也具有相对低且相对均匀的阈值电压。
6.根据本公开的一方面，一种集成电路装置包括被配置为读出位线的电压变化的读出放大器，其中，所述读出放大器包括：读出放大器单元，其连接到所述位线和互补位线，所述读出放大器单元被配置为响应于控制信号读出所述位线的所述电压变化并且基于读出的所述电压变化调整读出位线和互补读出位线的电压，所述读出放大器单元包括第一pmos晶体管和第一nmos晶体管；以及第一偏移消除单元，其响应于偏移消除信号将所述位线连接到所述互补读出位线，所述第一偏移消除单元包括布置在所述第一nmos晶体管与所述第一pmos晶体管之间的第一偏移消除晶体管，其中，所述第一偏移消除晶体管与所述第一nmos晶体管共享公共杂质区。
7.根据本公开的一方面，一种集成电路装置包括被配置为读出位线的电压变化的读出放大器，其中，所述读出放大器包括：读出放大器单元，其连接到所述位线和互补位线，所述读出放大器单元被配置为响应于控制信号读出所述位线的所述电压变化并且基于读出的所述电压变化调整读出位线和互补读出位线的电压，所述读出放大器单元包括第一nmos晶体管；以及第一偏移消除单元，其响应于偏移消除信号将所述位线连接到所述互补读出位线，所述第一偏移消除单元包括与所述第一nmos晶体管相邻布置的第一偏移消除晶体管，其中，所述第一nmos晶体管包括：第一栅极图案，其布置在基板的第一有源区上，所述第一栅极图案包括在与所述基板的上表面平行的第一方向上延伸的一对第一侧壁和在与所述基板的所述上表面平行的第二方向上延伸的一对第二侧壁；第一杂质区，其布置在所述基板的第一上部中并且与所述第一栅极图案的所述一对第一侧壁中的一个第一侧壁相邻；以及公共杂质区，其布置在所述基板的第二上部中并且与所述第一栅极图案的所述一对第
二侧壁中的一个第二侧壁相邻。
8.根据本公开的一方面，一种集成电路装置包括被配置为读出位线的电压变化的读出放大器，其中，所述读出放大器包括：读出放大器单元，其连接到所述位线和互补位线，所述读出放大器单元被配置为响应于控制信号读出所述位线的所述电压变化并且基于读出的所述电压变化调整读出位线和互补读出位线的电压，所述读出放大器单元包括第一pmos晶体管、第二pmos晶体管、第一nmos晶体管和第二nmos晶体管；以及第一偏移消除单元，其响应于偏移消除信号将所述位线连接到所述互补读出位线，所述第一偏移消除单元包括与所述第一nmos晶体管相邻布置的第一偏移消除晶体管，其中，所述第一pmos晶体管连接在第一控制信号线与所述互补读出位线之间，其中，所述第一pmos晶体管的第一栅极图案连接到所述读出位线，其中，所述第二pmos晶体管连接在所述第一控制信号线与所述读出位线之间，其中，所述第二pmos晶体管的第二栅极图案连接到所述互补读出位线，其中，所述第一nmos晶体管连接在第二控制信号线与所述互补读出位线之间，其中，所述第一nmos晶体管的第三栅极图案连接到所述位线，其中，所述第二nmos晶体管连接在所述第二控制信号线与所述读出位线之间，其中，所述第二nmos晶体管的第四栅极图案连接到所述互补位线，并且其中，所述第一nmos晶体管包括：所述第三栅极图案，其布置在基板的第一有源区上，所述第三栅极图案包括在与所述基板的上表面平行的第一方向上延伸的一对第一侧壁和在与所述基板的所述上表面平行的第二方向上延伸的一对第二侧壁；第一杂质区，其布置在所述基板的第一上部中并且与所述第三栅极图案的所述一对第一侧壁中的一个第一侧壁相邻；以及公共杂质区，其布置在所述基板的第二上部中并且与所述第三栅极图案的所述一对第二侧壁中的一个第二侧壁相邻。
附图说明
9.通过结合附图进行的以下详细描述，将更清楚地理解实施例，在附图中：
10.图1是示出根据示例实施例的集成电路装置的示例构造的框图；
11.图2是根据示例实施例的集成电路装置的示例布置构造的平面图；
12.图3是根据示例实施例的读出放大器的电路图；
13.图4是根据示例实施例的读出放大器单元的等效电路图；
14.图5是示出根据示例实施例的读出放大器的布置的示意图；
15.图6是图5中的区cx1的放大图；
16.图7是沿图6中的线a1-a1'截取的截面图；
17.图8是沿图6中的线b1-b1'截取的截面图；
18.图9是根据示例实施例的读出放大器的布局图；
19.图10是沿图9中的线a1-a1'截取的截面图；
20.图11是根据示例实施例的读出放大器的布局图；
21.图12是沿图11中的线b1-b1'截取的截面图；
22.图13是图11中的有源区和第一栅极图案的示意性布局图；
23.图14是根据示例实施例的集成电路装置的单元阵列区域的布局图；
24.图15是沿图14中的线a2-a2'截取的截面图；
25.图16是根据示例实施例的集成电路装置的单元阵列区域的布局图；
26.图17是集成电路装置的透视图；
27.图18示出了沿图16中的线x1-x1'和线y1-y1'截取的截面图；
28.图19是根据示例实施例的集成电路装置的单元阵列区域的布局图；和
29.图20是集成电路装置的透视图。
具体实施方式
30.在下文中，结合附图详细描述示例实施例。
31.将理解的是，当元件或层被称为在另一元件或层“之上”、“上方”、“上”、“下方”、“下面”、“之下”，“连接到”或“耦接到”另一元件或层时，该元件或层可以直接在该另一元件或层之上、上方、上、下方、下面、之下，直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当元件被称为直接在另一元件或层“之上”、“上方”、“上”、“下方”、“下面”、“之下”，“直接连接到”或“直接耦接到”该另一元件或层时，不存在中间元件或层。在全文中，相同的标号表示相同的元件。
32.在本文中，为了便于描述，诸如“之上”、“上方”、“上”、“上面”、“下方”、“下面”、“之下”、“下”等的空间相对术语可用于描述一个元件或特征与另一(些)元件或特征的关系，如图所示。将理解的是，除了附图中所描绘的定向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同定向。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将被定向为在其它元件或特征“上方”。因此，术语“下方”可以包含上方和下方这两种定向。可以以其它方式(旋转90度或其它方向)定向装置，并据此解释在本文中使用的空间相对描述。
33.为了简洁起见，出于简洁的目的，在本文中可能会或可能不会详细描述半导体装置的常规元件。
34.图1是示出根据示例实施例的集成电路装置100的示例构造的框图。
35.参考图1，集成电路装置100可以包括第一区22和第二区24。集成电路装置100可以包括基于半导体装置的存储装置。例如，集成电路装置100可以包括易失性存储器(诸如，动态随机存取存储器(ram)(dram)、同步dram(sdram)、双倍数据速率(ddr)sdram(ddr sdram)、低功率双倍数据速率sdram(lpddr sdram)、图形ddr(gddr)同步dram(sdram)(gddr sdram)、ddr3 sdram、ddr4sdram和晶闸管ram(tram))和非易失性存储器(诸如，相变ram(pram)、磁性ram(mram)和电阻ram(rram))。
36.在一些实施例中，第一区22可以包括dram装置的存储器单元区域，并且第二区24可以包括dram装置的外围电路区域。第一区22可以包括存储器单元阵列22a。
37.第二区24可以响应于从外部装置(例如，存储器控制器)接收的命令cmd、地址addr和控制信号，经由数据线dq输出数据。集成电路装置100可以包括命令解码器52、控制逻辑54、地址缓冲器62、行解码器64、列解码器66、读出放大器70和数据输入/输出(i/o)电路80。
38.存储器单元阵列22a可以包括以布置成多行和多列的矩阵形式设置的多个存储器单元。存储器单元阵列22a可以包括连接到存储器单元的多条字线wl(参考图3)和多条位线bl(参考图1)。多条字线wl可以连接到存储器单元的行，并且多条位线bl可以连接到存储器单元的列。
39.命令解码器52可以对从外部装置(例如，存储器控制器)接收的写使能信号/we、行
地址选通信号/ras、列地址选通信号/cas、芯片选择信号/cs等进行解码，从而由控制逻辑54产生与命令cmd相对应的控制信号。命令cmd可以包括激活命令、读取命令、写入命令、预充电命令等。
40.地址缓冲器62可以从作为外部装置的存储器控制器接收地址addr。地址addr可以包括寻址存储器单元阵列22a的行的行地址ra和寻址存储器单元阵列22a的列的列地址ca。地址缓冲器62可以将行地址ra提供给行解码器64，并且将列地址ca提供给列解码器66。
41.行解码器64可以选择连接到存储器单元阵列22a的多条字线wl中的任何一条。行解码器64可以对从地址缓冲器62接收的行地址ra进行解码，选择与行地址ra相对应的任何一条字线wl，并且激活所选择的字线wl。
42.列解码器66可以选择存储器单元阵列22a的多条位线bl中的任何一条位线bl。列解码器66可以对从地址缓冲器62接收的列地址ca进行解码，并且选择与列地址ca相对应的特定位线bl。
43.读出放大器70可以连接到存储器单元阵列22a的位线bl。读出放大器70可以读出多条位线bl中的所选择的位线的电压变化，并且放大并输出读出的电压变化。数据输入/输出电路80可以基于已经从读出放大器70读出并放大的电压经由数据线dq将数据输出到外部。
44.读出放大器70可以从控制逻辑54接收隔离信号iso和偏移消除信号oc。读出放大器70可以根据隔离信号iso和偏移消除信号oc执行偏移消除操作。例如，偏移可以被称为特性上的差异，例如，构成读出放大器70的半导体元件之间的阈值电压。如例如图3所示，读出放大器70可以包括共享公共杂质区的nmos晶体管和偏移消除晶体管。因为在读出放大器70中包括的nmos晶体管和偏移消除晶体管共享公共杂质区，所以nmos晶体管可以具有相对低的均匀阈值。
45.在根据示例实施例的集成电路装置100中，随着读出放大器70执行偏移消除操作，可以提高读出放大器70的有效读出余量。
46.图2是根据示例实施例的集成电路装置100的示例布置构造的平面图。
47.参考图2，集成电路装置100可以包括多个第一区22。多个第一区22中的每个可以被第二区24围绕。在一些示例实施例中，多个第一区中的每一个可以包括dram元件的单元阵列区域mca，并且第二区24可以包括核心区域和其中形成了dram元件的外围电路的区域(以下称为“外围电路区域”)。
48.第二区24可以包括子字线驱动器块swd、读出放大器块s/a和结合块cjt。可以在读出放大器块s/a中布置多个读出放大器70(参考图1)。结合块cjt可以位于子字线驱动器块swd和读出放大器块s/a的相交处。用于驱动读出放大器70的功率驱动器和接地驱动器可以交替地布置在结合块cjt中。在第二区24中，还可以形成诸如逆变器链和输入/输出电路的外围电路。
49.图3是根据示例实施例的读出放大器70的电路图。图4是根据示例实施例的读出放大器单元75的等效电路图。
50.参考图3和图4，读出放大器70可以包括第一隔离单元71和第二隔离单元72、第一偏移消除单元73和第二偏移消除单元74以及读出放大器单元75。
51.第一隔离单元71可以连接在位线bl与读出位线sabl之间，并且第二隔离单元72可
以连接在互补位线blb与互补读出位线sablb之间。第一隔离单元71和第二隔离单元72可以接收隔离信号iso，并且响应于隔离信号iso而操作。
52.第一隔离单元71可以包括第一隔离晶体管iso_1，该第一隔离晶体管iso_1响应于隔离信号iso而在位线bl与读出位线sabl之间连接或阻断。第一隔离晶体管iso_1的一端可以连接到位线bl，第一隔离晶体管iso_1的另一端可以连接到读出位线sabl，并且第一隔离晶体管iso_1的栅极可以连接到隔离信号iso的线。
53.第二隔离单元72可以包括第二隔离晶体管iso_2，该第二隔离晶体管iso_2响应于隔离信号iso而在互补位线blb与互补读出位线sablb之间连接或阻断。第二隔离晶体管iso_2的一端可以连接到互补位线blb，第二隔离晶体管iso_2的另一端可以连接到互补读出位线sablb，并且第二隔离晶体管iso_2的栅极可以连接到隔离信号iso的线。
54.第一偏移消除单元73可以连接在位线bl与互补读出位线sablb之间，并且第二偏移消除单元74可以连接在互补位线blb与读出位线sabl之间。第一偏移消除单元73和第二偏移消除单元74可以接收偏移消除信号oc，并且响应于偏移消除信号oc而操作。
55.第一偏移消除单元73可以包括第一偏移消除晶体管oc_1，该第一偏移消除晶体管oc_1用于响应于偏移消除信号oc而在位线bl与互补读出位线sablb之间连接或阻断。第一偏移消除晶体管oc_1的一端可以连接到位线bl，第一偏移消除晶体管oc_1的另一端可以连接到互补读出位线sablb，并且第一偏移消除晶体管oc_1的栅极可以连接到偏移消除信号oc的线。
56.第二偏移消除单元74可以包括第二偏移消除晶体管oc_2，该第二偏移消除晶体管oc_2响应于偏移消除信号oc而在互补位线blb与读出位线sabl之间连接或阻断。第二偏移消除晶体管oc_2的一端可以连接到互补位线blb，第二偏移消除晶体管oc_2的另一端可以连接到读出位线sabl，并且第二偏移消除晶体管oc_2的栅极可以连接到偏移消除信号oc的线。
57.读出放大器单元75可以连接在读出位线sabl与互补读出位线sablb之间，并且可以根据第一控制信号la和第二控制信号lab来检测和放大位线bl与互补位线blb之间的电压差。读出放大器单元75可以包括第一pmos晶体管p_1和第二pmos晶体管p_2以及第一nmos晶体管n_1和第二nmos晶体管n_2。
58.第一pmos晶体管p_1的一端可以连接到互补读出位线sablb，第一pmos晶体管p_1的另一端可以连接到第一控制信号la的线，并且第一pmos晶体管p_1的栅极可以连接到读出位线sabl。第二pmos晶体管p_2的一端可以连接到读出位线sabl，第二pmos晶体管p_2的另一端可以连接到第一控制信号la的线，并且第二pmos晶体管p_2的栅极可以连接到互补读出位线sablb。
59.第一nmos晶体管n_1的一端可以连接到互补读出位线sablb，第一nmos晶体管n_1的另一端可以连接到第二控制信号lab的线，并且第一nmos晶体管n_1的栅极可以连接到位线bl。第一nmos晶体管n_1的一端可以连接到互补读出位线sablb，并且第一偏移消除晶体管oc_1的另一端可以连接到互补读出位线sablb。第一nmos晶体管n_1和第一偏移消除晶体管oc_1可以共享公共杂质区sdc(参考图6)。例如，第一nmos晶体管n_1的一端和第一偏移消除晶体管oc_1的另一端可以包括同一有源区(例如，第一公共杂质区sdc1)的一部分。
60.第二nmos晶体管n_2的一端可以连接到读出位线sabl，第二nmos晶体管n_2的另一
端可以连接到第二控制信号lab的线，并且第二nmos晶体管n_2的栅极可以连接到互补位线blb。第二nmos晶体管n_2的一端可以连接到读出位线sabl，并且第二偏移消除晶体管oc_2的另一端可以连接到读出位线sabl。第二nmos晶体管n_2和第二偏移消除晶体管oc_2可以共享公共杂质区。例如，第二nmos晶体管n_2的一端和第二偏移消除晶体管oc_2的另一端可以包括同一有源区(例如，第二公共杂质区sdc2)的一部分。
61.位线bl可以连接到在存储器单元mc中包括的单元晶体管mct的一端。字线wl可以连接到单元晶体管mct的栅极。
62.图5是示出根据示例实施例的读出放大器70的布置的示意图。图6是图5中的区cx1的放大图，图7是沿图6中的线a1-a1'截取的截面图，并且图8是沿图6中的线b1-b1'截取的截面图。
63.参考图5至图8，读出放大器70可以布置在位线bl与互补位线blb之间。第一pmos晶体管p_1和第二pmos晶体管p_2可以布置在读出放大器70的中心部分并且在读出放大器70的任一侧部分，第一nmos晶体管n_1可以被布置成与位线bl相邻，并且第二nmos晶体管n_2可以布置成与互补位线blb相邻。
64.第一pmos晶体管p_1可以包括有源区p10和栅极图案p12，并且第二pmos晶体管p_2可以包括有源区p20和栅极图案p22。第一pmos晶体管p_1的有源区p10可以连接到第二pmos晶体管p_2的有源区p20，但是不限于此。
65.第一nmos晶体管n_1可以包括有源区n10和第一栅极图案n12，并且第二nmos晶体管n_2可以包括有源区n20和第二栅极图案n22。
66.第一偏移消除晶体管oc_1和第一隔离晶体管iso_1可以布置在第一nmos晶体管n_1与第一pmos晶体管p_1之间。第一偏移消除晶体管oc_1可以布置成与第一nmos晶体管n_1相邻，并且第一隔离晶体管iso_1可以布置成与第一pmos晶体管p_1相邻。第一偏移消除晶体管oc_1可以包括有源区oc10和第一偏移消除栅极图案oc12，并且第一隔离晶体管iso_1可以包括有源区oc10和第一隔离栅极图案iso12。
67.第一偏移消除晶体管oc_1的有源区oc10可以连接到第一nmos晶体管n_1的有源区n10。在这种情况下，有源区oc10可以不与有源区n10分离而是与有源区n10一体地形成。有源区oc10和有源区n10可以在其中掺杂有杂质离子，并且表示基板110的具有一定杂质浓度的上部。
68.第二偏移消除晶体管oc_2和第二隔离晶体管iso_2可以布置在第二nmos晶体管n_2与第二pmos晶体管p_2之间。第二偏移消除晶体管oc_2可以布置成与第二nmos晶体管n_2相邻，并且第二隔离晶体管iso_2可以布置成与第二pmos晶体管p_2相邻。第二偏移消除晶体管oc_2可以包括有源区oc20和第二偏移消除栅极图案oc22，并且第二隔离晶体管iso_2可以包括有源区oc20和第二隔离栅极图案iso22。
69.第二偏移消除晶体管oc_2的有源区oc20可以连接到第二nmos晶体管n_2的有源区n20。在这种情况下，有源区oc20可以不与有源区n20分离而是与有源区n20一体地形成。
70.偏移消除信号oc可以被传送到第一偏移消除栅极图案oc12和第二偏移消除栅极图案oc22，并且隔离信号iso可以被传送到第一隔离栅极图案iso12和第二隔离栅极图案iso22。
71.图5示出了这样的示例：其中，第一nmos晶体管n_1、第一偏移消除晶体管oc_1、第
一隔离晶体管iso_1、第一pmos晶体管p_1、第二pmos晶体管p_2、第二隔离晶体管iso_2、第二偏移消除晶体管oc_2和第二nmos晶体管n_2在第一方向x上依次布置，并且四组这些晶体管在第二方向y上布置。在第二方向y上彼此相邻的两个第一nmos晶体管n_1可以共享有源区n10，并且在第二方向y上彼此相邻的两个第二nmos晶体管n_2可以共享有源区n20。在第二方向y上彼此相邻的两个第一pmos晶体管p_1可以共享有源区p10，并且在第二方向y上彼此相邻的两个第二pmos晶体管p_2可以共享有源区p20。然而，本公开不限于此。
72.如图6所示，例如，可以在基板110中限定第一有源区ac1。第一有源区ac1可以是通过向基板110的上部掺杂杂质离子而形成的区，并且图5所示的第一nmos晶体管n_1的有源区n10和第一偏移消除晶体管oc_1的有源区oc10可以被统称为第一有源区ac1。
73.第一有源区ac1可以包括第一主有源区am1、第二主有源区am2和扩展有源区ae。扩展有源区ae可以布置在第一主有源区am1与第二主有源区am2之间。
74.第一栅极图案n12可以在第一主有源区am1上在第一方向x上以相对长的长度延伸(参见图6)，并且第二主有源区am2上的第一偏移消除栅极图案oc12可以在第二方向y上以相对长的长度延伸。扩展有源区ae在第二方向y上的宽度(即，横跨有源区ae的距离)可以小于第一主有源区am1第二方向y上的宽度(即，横跨第一主有源区am1的距离)或第二主有源区am2在第二方向y上的宽度(即，横跨第二主有源区am2的距离)。
75.沟道区chr可以形成在第一主有源区am1的与第一栅极图案n12垂直地重叠的部分中。在一些实施例中，当基板110包括具有根据硅的晶体学{001}面的晶体学定向的晶片的一部分时，沟道区chr的沟道方向可以是《100》方向(例如，[100]和[010]方向)。在一些实施例中，当基板110包括具有根据硅的晶体学{110}面的晶体学定向的晶片的一部分时，沟道区chr的沟道方向可以是《110》方向(例如，[110]方向)。然而，沟道区chr的沟道方向不限于此。
[0076]
第一nmos晶体管n_1的有源区n10可以对应于第一主有源区am1，并且第一偏移消除晶体管oc_1的有源区oc10可以对应于第二主有源区am2。如上所述，两个第一nmos晶体管n_1可以在第二方向y上共享有源区n10，并且因此，两个第一栅极图案n12可以在第二方向y上彼此分开布置在第一主有源区am1中。另外，在第二方向y上彼此相邻的两个第一偏移消除晶体管oc_1可以不共享有源区oc10，并且可以共享第一偏移消除栅极图案oc12。因此，两个第二主有源区am2可以在第二方向y上彼此分开布置，并且一个第一偏移消除栅极图案oc12可以在第二方向y上延伸以与两个第二主有源区am2相交或重叠。
[0077]
第一栅极图案n12可以包括在第一方向x上延伸并且在第二方向y上彼此分开的一对第一侧壁nsw1、以及在第二方向y上延伸并且在第一方向x上彼此分开的一对第二侧壁nsw2。第一杂质区sd1可以布置在与第一栅极图案n12的一个第一侧壁nsw1相邻布置的第一主有源区am1中。例如，第一杂质区sd1可以包括掺杂有n型杂质的高浓度掺杂区。第一杂质区sd1可以对应于第一nmos晶体管n_1的源极区或漏极区。如图6所示，可以在第一杂质区sd1上布置第一接触件con1。
[0078]
公共杂质区sdc可以布置在与第一栅极图案n12的一个第二侧壁nsw2相邻布置的第二主有源区am2中。公共杂质区sdc可以对应于第一nmos晶体管n_1的源极区或漏极区。可以在公共杂质区sdc上布置公共接触件coc。
[0079]
如图6所示，例如，第一杂质区sd1和公共杂质区sdc可以以第一栅极图案n12为中
心以非对称结构布置。例如，第一杂质区sd1可以布置成与第一栅极图案n12的一对第一侧壁nsw1中的一个第一侧壁nsw1相邻，并且公共杂质区sdc可以布置成与第一栅极图案n12的一对第二侧壁nsw2中的一个第二侧壁nsw2相邻。换句话说，第一杂质区sd1可以在第二方向y上与第一栅极图案n12分开布置，并且公共杂质区sdc可以在第一方向x上与第一栅极图案n12分开布置。
[0080]
由于第一杂质区sd1和公共杂质区sdc以第一栅极图案n12为中心以非对称结构布置，因此当第一nmos晶体管n_1导通时，从第一杂质区sd1到公共杂质区sdc可以形成具有l形状或倒l形状的载流子移动路径md10，并且载流子可以在第一方向x和第二方向y两者上沿着载流子移动路径md10移动。另外，由于公共杂质区sdc形成在第二主有源区am2中，载流子移动路径md10可以从公共杂质区sdc经由扩展有源区ae延伸到第一主有源区am1。
[0081]
第一偏移消除栅极图案oc12可以包括在第二方向y上延伸并且在第一方向x上彼此分开的一对第一侧壁oswl。公共杂质区sdc可以布置在第二主有源区am2的与一个第一侧壁osw1相邻布置的部分中，并且公共接触件coc可以布置在公共杂质区sdc上。公共杂质区sdc可以对应于第一nmos晶体管n_1的源极区或漏极区，并且也可以对应于第一偏移消除晶体管oc_1的源极区或漏极区。
[0082]
第二杂质区sd2可以布置在第二主有源区am2的与一对第一侧壁osw1中的另一个第一侧壁osw1相邻的部分中，并且第二接触件con2可以设置在第二杂质区sd2上。第二杂质区sd2可以对应于第一偏移消除晶体管oc_1的源极区或漏极区。另外，第三杂质区sd3可以布置在第二主有源区am2的与第一隔离栅极图案iso12的侧壁相邻的部分中，并且第三接触件con3可以布置在第三杂质区sd3上。另外，可以在第一栅极图案n12上布置栅极接触件cog1。
[0083]
如图7和图8所示，第一栅极图案n12、第一偏移消除栅极图案oc12和第一隔离栅极图案iso12中的每一个可以包括栅极绝缘层120p、栅电极130p和栅极盖层142p，并且栅电极130p可以具有第一导电层132p、第二导电层134p和第三导电层136p的堆叠结构。另外，还可以在堆叠结构的侧壁上布置栅极间隔件138p。第一栅极图案n12、第一偏移消除栅极图案oc12和第一隔离栅极图案iso12可以由层间绝缘层150p覆盖。
[0084]
栅极绝缘层120p可以包括氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ono)层和介电常数比氧化硅层高的高k电介质层中的至少一个。栅电极130p可以包括第一导电层132p、第二导电层134p和第三导电层136p。栅极间隔件138p可以包括氮化硅，并且栅极盖层142p可以包括氮化硅。第一接触件con1、第二接触件con2、第三接触件con3、公共接触件coc和栅极接触件cog1中的每一个可以包括导电阻挡层162p和接触导电层164p。
[0085]
在一些示例实施例中，栅电极130p的第一导电层132p、第二导电层134p和第三导电层136p的构成材料可以分别与在每一个单元阵列区域mca中的位线bl中包括的下导电图案132b(参考图15)、中间导电图案134b(参考图15)和上导电图案136b(参考图15)的构成材料相同。导电阻挡层162p和接触导电层164p的构成材料可以分别与在单元阵列区域mca中的着陆焊盘lp(参考图15)中包括的导电阻挡层162p和着陆焊盘导电层164b(参考图15)的构成材料相同。然而，本公开不限于此。
[0086]
如上所述，第一nmos晶体管n_1和第一偏移消除晶体管oc_1可以共享公共杂质区sdc和公共接触件coc。因此，可以增加第一nmos晶体管n_1的有效栅极长度lg。例如，有效栅
极长度lg可以为大约10nm至大约500nm，但是不限于此。
[0087]
在相关技术的装置中，第一nmos晶体管n_1可以包括布置在一对第一侧壁nswl的两侧上的一对杂质区，并且栅极图案的宽度(在第二方向y上的宽度)可以根据集成电路装置的缩小而减小，并且还可能存在有效栅极长度lg被减小的问题。在这种情况下，由于一对杂质区与沟道区之间的距离相对短，因此可能发生以下问题：发生漏极诱导的势垒降低(drain induced barrier lowering，dibl)现象，并且构成读出放大器的晶体管的阈值电压升高，或者阈值电压偏差升高。
[0088]
然而，根据示例实施例，由于第一杂质区sd1和公共杂质区sdc以第一栅极图案n12为中心以非对称结构布置，因此第一栅极图案n12可以具有相对大的宽度(或相对长的有效栅极长度lg)。另外，因为在第一栅极图案n12和公共杂质区sdc之间确保了相对长的距离，所以可以防止由于dibl现象引起的阈值电压的升高。因此，构成根据示例实施例的读出放大器70的晶体管可以具有相对低的阈值电压或相对均匀的阈值电压，并且包括读出放大器70的集成电路装置100可以具有优异的电性能。
[0089]
图9是根据示例实施例的读出放大器70a的布局图，并且图10是沿图9中的线a1-a1'截取的截面图。在图9和图10中，与图1至图8中的附图标记相同的附图标记可以表示相同的组件。
[0090]
参考图9和图10，第一杂质区sd1可以布置成与第一栅极图案n12的一对第一侧壁nsw1中的一个第一侧壁nsw1相邻，并且公共杂质区sdc可以布置成与第一栅极图案n12的一对第二侧壁nsw2中的一个第二侧壁nsw2相邻。第一栅极图案n12的一对第一侧壁nsw1中的一个第一侧壁nsw1与第一主有源区am1a的侧壁可以彼此对齐。第一主有源区am1a在第二方向y上的宽度可以小于图6至图8所示的第一主有源区am1的宽度。
[0091]
在相关技术的装置中，第一nmos晶体管n_1可以包括布置在一对第一侧壁nswl的两侧上的一对杂质区，并且栅极图案的宽度(在第二方向y上的宽度)可以根据集成电路装置的缩小而减小，并且还可能存在有效栅极长度lg被减小的问题。
[0092]
然而，根据示例实施例，由于公共杂质区sdc形成在一对第二侧壁nsw2的一侧，所以可以确保第一栅极图案n12与第一杂质区sd1之间在第二方向y上的足够的距离，或者可以增大第一栅极图案n12在第二方向y上的宽度。因此，可以防止由于dibl现象引起的阈值电压的降低。因此，构成根据示例实施例的读出放大器70的晶体管可以具有相对低的阈值电压或相对均匀的阈值电压。
[0093]
图11是根据示例实施例的读出放大器70b的布局图，并且图12是沿图11中的线b1-b1'截取的截面图。图13是图11中的第一有源区ac1和第一栅极图案n12的示意性布局图。在图11至图13中，与图1至图10中的附图标记相同的附图标记可以表示相同的组件。
[0094]
参考图11和图13，第一杂质区sd1可以布置成与第一栅极图案n12的一对第一侧壁nsw1中的一个第一侧壁nsw1相邻，并且公共杂质区sdc可以布置成与第一栅极图案n12的一对第二侧壁nsw2中的一个第二侧壁nsw2相邻。第一栅极图案n12的一对第一侧壁nsw1中的一个第一侧壁nsw1与第一主有源区am1b的侧壁可以彼此对齐。
[0095]
第一主有源区am1b在第一方向x上的宽度可以小于图6至图8所示的第一主有源区am1的宽度，并且扩展有源区aeb在第一方向x上的宽度可以大于图6至图8所示的扩展有源区ae的宽度。
[0096]
第一沟道区chrl可以形成在第一主有源区amlb的与第一栅极图案n12垂直地重叠的部分中，并且第二沟道区chr2可以形成在扩展有源区aeb的与第一栅极图案n12垂直地重叠的部分中。第一沟道区chr1可以在第二方向y上具有第一宽度w11，第二沟道区chr2可以在第二方向y上具有第二宽度w12，并且第二宽度w12可以小于第一宽度w11(参见图13)。例如，第一宽度w11可以为大约10nm至大约500nm，并且第二宽度w12可以为大约5nm至大约400nm，但是实施例不限于此。
[0097]
如图13所示，例如，在平面图中，可以在第一沟道区chr1和第二沟道区chr2之间的边界处限定具有l形状或反l形状的台阶部分chs。第一栅极图案n12可以与台阶部分chs垂直地重叠，并且因此，第一nmos晶体管n_1可以具有相对长的有效栅极长度lg。例如，台阶部分chs可以在第二方向y上具有第一长度lg1并且在第一方向x上具有第二长度lg2，并且第一nmos晶体管n_1的有效栅极长度lg可以对应于第一长度lg1和第二长度lg2之和。这里，第二长度lg2可以指示第二沟道区chr2在第一方向x上与第一栅极图案n12垂直地重叠的宽度，并且第一长度lg1可以指示第一沟道区chr1的第一宽度w11和第二沟道区chr2的第二宽度w12之差。在一些实施例中，第一nmos晶体管n_1的有效栅极长度lg可以大于第一沟道区chr1的第一宽度w11。
[0098]
如图11所示，当第一nmos晶体管n_1导通时，从第一杂质区sd1到公共杂质区sdc可以形成具有l形状或倒l形状的载流子移动路径md10，并且载流子可以在第一方向x和第二方向y两者上沿着载流子移动路径md10移动。由于扩展有源区aeb形成为具有相对大的宽度，因此载流子移动路径md10的长度也可以增大。
[0099]
图14是根据示例实施例的集成电路装置100的单元阵列区域mca的布局图，并且图15是沿图14中的线a2-a2'截取的截面图。
[0100]
参考图14和图15，单元阵列区域mca可以包括掩埋栅极单元阵列晶体管(bcat)类型的dram装置。
[0101]
可以在基板110中形成器件隔离沟槽112t，并且可以在器件隔离沟槽112t中形成器件隔离层112。可以通过器件隔离层112在单元阵列区域mca中的基板110中限定多个第二有源区ac2。
[0102]
多个第二有源区ac2中的每一个可以在相对于第一方向x和第二方向y的倾斜方向上具有长轴。多条字线wl可以横跨多个第一有源区ac1在第一方向x上彼此平行地延伸。多条位线bl可以在多条字线wl上在第二方向y上彼此平行地延伸。多条位线bl可以经由直接接触件dc连接到多个第一有源区ac1。
[0103]
多个掩埋接触件bc可以形成在多条位线bl中的两条相邻的位线bl之间。多个掩埋接触件bc可以在第一方向x和第二方向y上布置成一行。多个着陆焊盘lp可以形成在多个掩埋接触件bc上。多个掩埋接触件bc和多个着陆焊盘lp可以将形成在多条位线bl的上部上的电容器的底部电极连接到第一有源区ac1。多个着陆焊盘lp可以分别与多个掩埋接触件bc部分地重叠。
[0104]
在单元阵列区域mca中，在第一方向x上延伸的多个字线沟槽形成在基板110中，并且多个栅极电介质层、多条字线和多个盖绝缘层可以形成在多个字线沟槽中。多条字线可以对应于图14所示的多条字线wl。
[0105]
缓冲层122可以形成在单元阵列区域mca中的基板110上。缓冲层122可以包括第一
绝缘层122a和第二绝缘层122b。多个直接接触件dc可以形成在基板110中的多个直接接触孔dch中。多个直接接触件dc可以连接到多个第二有源区ac2。
[0106]
多条位线bl可以在基板110和多个直接接触件dc上在第二方向y上延伸。多条位线bl中的每一条可以经由直接接触件dc连接到第二有源区ac2。多条位线bl中的每一条可以包括顺序地堆叠在基板110上的下导电图案132b、中间导电图案134b和上导电图案136b。下导电图案132b可以包括掺杂的多晶硅。中间导电图案134b和上导电图案136b可以各自包括tin、tisin、钨(w)、硅化钨或它们的组合。在示例实施例中，中间导电图案134b可以包括tin、tisin或它们的组合，并且上导电图案136b可以包括w。
[0107]
多条位线bl中的每一个可以被绝缘盖结构覆盖。绝缘盖结构可以包括下盖图案142b、绝缘层图案144、上盖图案146和绝缘衬里148。下盖图案142b、绝缘层图案144和上盖图案146可以顺序地堆叠在多条位线bl上，并且绝缘衬里148可以布置在下盖图案142b、绝缘层图案144和上盖图案146的在第二方向y延伸的两个侧壁的一个侧壁上。
[0108]
直接接触件dc可以形成在在基板110中形成的直接接触孔dch中，并且可以延伸到比基板110的上表面高的水平。直接接触件dc的下侧可以被绝缘衬里148r和直接接触间隔件154围绕，并且直接接触件dc的上侧可以由稍后描述的绝缘结构170围绕。
[0109]
多个导电塞156和多个绝缘围栏可以在第二方向y上在多条位线bl中的相邻两条之间布置成一行。多个导电塞156可以从形成在基板110中的凹部rs在垂直方向z上延伸。多个导电塞156可以构成图14所示的多个掩埋接触件bc。
[0110]
多个金属硅化物层158b和多个着陆焊盘lp可以形成在多个导电塞156上。金属硅化物层158b和着陆焊盘lp可以设置为与导电塞156垂直地重叠。金属硅化物层158b可以包括硅化钴、硅化镍或硅化锰。多个着陆焊盘lp中的每一个可以经由金属硅化物层158b连接到导电塞156。
[0111]
多个着陆焊盘lp可以覆盖上盖图案146的上表面的至少一部分，以与多条位线bl的一部分垂直地重叠。多个着陆焊盘lp中的每一个可以包括导电阻挡层162b和着陆焊盘导电层164b。当在平面图中观察时，多个着陆焊盘lp可以具有多个岛型图案形状。
[0112]
可以通过填充多个着陆焊盘lp周围和之间的绝缘空间170s的绝缘结构170将多个着陆焊盘lp彼此电绝缘。绝缘结构170可以包括第一材料层172和第二材料层174。第一材料层172可以围绕位线bl的两个侧壁和着陆焊盘lp的侧壁，并且第二材料层174可以围绕第一材料层172上的着陆焊盘lp。
[0113]
图16是根据示例实施例的集成电路装置200的单元阵列区域mca的布局图，图17是集成电路装置200的透视图，并且图18示出了沿图16中的线x1-x1'和线y1-y1'截取的截面图。
[0114]
参考图16至图18，单元阵列区域mca可以包括垂直沟道晶体管(vct)型dram装置。vct可以被称为其中沟道层230的沟道长度从基板210在垂直方向z上延伸的结构。单元阵列区域mca可以包括基板210、多条第一导线220、沟道层230、栅电极240、栅极绝缘层250和电容器结构280。
[0115]
可以在基板210上布置下绝缘层212，并且多条第一导线220可以在下绝缘层212上在第一方向x上彼此间隔开并且在第二方向y上延伸。多个第一绝缘图案222可以布置在下绝缘层212上以填充多条第一导线220之间的空间。多个第一绝缘图案222可以在第二方向y
上延伸，并且多个第一绝缘图案222的上表面可以与多条第一导线220的上表面处于同一水平。多条第一导线220可以用作集成电路装置200的位线。
[0116]
在示例实施例中，多条第一导线220可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条第一导线220可以包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或它们的组合，但不限于此。多条第一导线220可以包括上述材料的单层或多层。在示例实施例中，多条第一导线220可以包括二维(2d)半导体材料，并且例如，2d半导体材料可以包括石墨烯或碳纳米管或它们的组合。
[0117]
沟道层230可以以矩阵形式在第一方向x和第二方向y上彼此间隔开地布置在多条第一导线220上。沟道层230可以在第一方向x上具有第一宽度并且在垂直方向z上具有第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的大约2倍至大约10倍，但不限于此。沟道层230的底部可以用作第一源极/漏极区，沟道层230的上部可以用作第二源极/漏极区，并且沟道层230的在第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区。
[0118]
在示例实施例中，沟道层230可以包括氧化物半导体，并且氧化物半导体可以包括例如in
x
gayznzo、in
x
gaysizo、in
x
snyznzo、in
x
znyo、zn
x
o、zn
x
snyo、zn
x
oyn、zr
x
znysnzo、sn
x
o、hf
x
inyznzo、ga
x
znysnzo、al
x
znysnzo、yb
x
gayznzo、in
x
gayo或它们的组合。沟道层230可以包括氧化物半导体的单层或多层。在一些示例实施例中，沟道层230的带隙能量可以大于硅的带隙能量。例如，沟道层230可以具有大约1.5ev至大约5.6ev的带隙能量。例如，当沟道层230具有大约2.0ev至大约4.0ev的带隙能量时，沟道层230可以具有最佳沟道性能。例如，沟道层230可以是多晶的或非晶的，但是不限于此。在示例实施例中，多个沟道层230可以包括2d半导体材料，并且2d半导体材料可以包括例如石墨烯或碳纳米管或它们的组合。
[0119]
栅电极240可以在第一方向x上在沟道层230的两个侧壁上延伸。栅电极240可以包括面对沟道层230的第一侧壁的第一子栅电极240pl和面对与沟道层230的第一侧壁相对的第二侧壁的第二子栅电极240p2。由于一个沟道层230布置在第一子栅电极240p1和第二子栅电极240p2之间，所以集成电路装置200可以具有双栅晶体管结构。然而，本公开不限于此，并且可以通过省略第二子栅电极240p2并且仅形成面对沟道层230的第一侧壁的第一子栅电极240p1来实现单栅晶体管结构。
[0120]
栅电极240可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，栅电极240可以包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或它们的组合，但不限于此。
[0121]
栅极绝缘层250可以围绕沟道层230的侧壁，并且可以布置在沟道层230和栅电极240之间。在示例实施例中，栅极绝缘层250可以包括氧化硅层、氮氧化硅层、介电常数高于氧化硅层的介电常数的高k电介质层或它们的组合。高k电介质层可以包括金属氧化物或金属氮氧化物。例如，可用作栅极绝缘层250的高k电介质层可以包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3或它们的组合，但是不限于此。
[0122]
多个第二绝缘图案232可以在第二方向y上在多个第二绝缘图案232上延伸，并且沟道层230可以布置在多个第二绝缘图案232中的彼此相邻的两个第二绝缘图案232之间。
此外，第一掩埋层234和第二掩埋层236可以布置在两个相邻的第二绝缘图案232之间的在彼此相邻的两个沟道层230之间的空间中。第一掩埋层234可以布置在两个相邻的沟道层230之间的空间的底部，并且第二掩埋层236可以形成为填充第一掩埋层234上的两个相邻的沟道层230之间的其余空间。第二掩埋层236的上表面可以与沟道层230的上表面布置在相同的水平处，并且第二掩埋层236可以覆盖栅电极240的上表面。相反，多个第二绝缘图案232可以形成为与多个第一绝缘图案222连续的材料层。作为另一示例，第二掩埋层236可以形成为与第一掩埋层234连续的材料层。
[0123]
电容器接触件260可以布置在沟道层230上。电容器接触件260可以布置成与沟道层230垂直地重叠，并且可以在第一方向x和第二方向y上以矩阵形式彼此分开地布置。电容器接触件260可以包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或它们的组合，但不限于此。上绝缘层262可以围绕多个第二绝缘图案232和多个第二掩埋层236上的电容器接触件260的侧壁。
[0124]
蚀刻停止层270可以布置在上绝缘层262上，并且电容器结构280可以布置在蚀刻停止层270上。电容器结构280可以包括下电极282、电容器电介质层284和上部电极286。
[0125]
下电极282可以穿透蚀刻停止层270，并且电连接到电容器接触件260的上表面。下电极282可以形成为在垂直方向z上延伸的柱型，但不限于此。在示例实施例中，下电极282可以布置为与电容器接触件260垂直地重叠，并且可以在第一方向x和第二方向y上以矩阵形式彼此分开地布置。作为另一示例，在电容器接触件260和下电极282之间还可以布置有着陆焊盘，使得下电极282布置成六边形。
[0126]
图19是根据示例实施例的集成电路装置200a的单元阵列区域mca的布局图，并且图20是集成电路装置200a的透视图。
[0127]
参考图19和图20，单元阵列区域mca可以包括vct型dram装置。单元阵列区域mca可以包括基板210a、多条第一导线220a、沟道结构230a、接触栅电极240a、多条第二导线242a和电容器结构280。
[0128]
可以通过第一器件隔离层212a和第二器件隔离层214a在基板210a上限定多个有源区ac。沟道结构230a可以布置在每个有源区ac中，并且沟道结构230a可以包括分别在垂直方向z上延伸的第一有源柱230a1和第二有源柱230a2、以及连接到第一有源柱230a1的底部和第二有源柱230a2的底部的连接单元230l。第一杂质区230s1可以布置在连接单元230l中，并且第二杂质区230s2可以布置在第一有源柱230a1和第二有源柱230a2的上部中。第一有源柱230a1和第二有源柱230a2中的每一个可以构成独立的单位存储器单元。
[0129]
多条第一导线220a可以在与多个有源区ac中的每一个有源区ac交叉的方向上(例如，在第二方向y上)延伸。多条第一导线220a中的一条第一导线220a可以布置在第一有源柱230a1和第二有源柱230a2之间的连接单元230l上，并且该一条第一导线220a可以布置在第一杂质区230s1上。与一条第一导线220a相邻的另一条第一导线220a可以布置在两个沟道结构230a之间。多条第一导线220a中的一条第一导线220a可以用作在两个单位存储器单元中包括的公共位线，这两个单位存储器单元由布置在该一条第一导线220a的两侧上的第一有源柱230a1和第二有源柱230a2构成。
[0130]
一个接触栅电极240a可以在第二方向y上布置在两个相邻的沟道结构230a之间。
例如，接触栅电极240a可以布置在一个沟道结构230a中包括的第一有源柱230a1与沟道结构230a的与第一有源柱230a1相邻的第二有源柱230a2之间，并且一个接触栅电极240a可以由布置在该接触栅电极240a的两个侧壁上的第一有源柱230a1和第二有源柱230a2共享。栅极绝缘层250a可以布置在接触栅电极240a与第一有源柱230a1之间以及接触栅电极240a与第二有源柱230a2之间。多条第二导线242a可以在第一方向x上在接触栅电极240a的上表面上延伸。多条第二导线242a可以用作集成电路装置200a的字线。
[0131]
电容器接触件260a可以布置在沟道结构230a上。电容器接触件260a可以布置在第二杂质区230s2上，并且电容器结构280可以布置在电容器接触件260a上。
[0132]
尽管已经参考本公开的实施例具体地示出和描述了本公开，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。