电荷补偿型屏蔽栅沟槽功率器件及其制备方法与流程

1.本技术涉及半导体技术领域，尤其涉及电荷补偿型屏蔽栅沟槽功率器件及其制备方法。


背景技术：

2.与传统沟槽金属氧化物半导体场效应晶体管相比，屏蔽栅沟槽型晶体管具有较高的沟道密度以及较好的电荷补偿效果，屏蔽栅结构能够有效地降低传输电容，从而使得屏蔽栅沟槽型晶体管能够拥有更低的比导通电阻，更小的导通和开关损耗，以及更高的工作频率，从而屏蔽栅沟槽型晶体管被广泛地应用于电源管理等重要领域。
3.相关技术中，为了在不牺牲器件耐压的前提下，进一步降低晶体管的漏源导通电阻，公开号为cn102148256b的专利文件公开了一种屏蔽栅沟槽场效应晶体管，其包括漏区、漂移区、介质层、分裂栅、栅电极、n 层、源电极、沟道区以及介质层；其中介质层的k值按一定规律分布，即k值按照从源极到漏极方向越来越小。通过用k值按照一定规律分布的介质层代替原来的侧氧结构，结合k值越大，调制能力越强，但是与之对应的纵向压降也越小的调制原理，使得漂移区内部的电场强度近似分布一致，从而保证耐压，降低漏源导通电阻。
4.但是，由于具有变化趋势的介质层的结构复杂，加工工艺难度大，而上述方案需要在晶体管上制备出k值按照一定规律分布的介质层，大幅增加了对于晶体管制备工艺的要求，从而导致晶体管制备过程中耗费时间和生产成本的增加。


技术实现要素：

5.为克服相关技术中存在的问题，本技术提供一种电荷补偿型屏蔽栅沟槽功率器件及其制备方法，能够在不增加功率器件版图设计的同时，实现有效调制电场、提高击穿电压的作用，还能起引导空穴电流和电子电流的作用。
6.本技术第一方面提供一种电荷补偿型屏蔽栅沟槽功率器件，包括：
7.衬底区1、漂移区2、绝缘层3、屏蔽栅4、控制栅5、基体区6、源区7、源极8、漏极9以及电荷补偿层10；
8.所述漏极9设置在所述衬底区1的底部，所述漂移区2、所述基体区6及所述源极8依次设置在所述衬底区1上方；
9.所述绝缘层3包括：第一绝缘层31和第二绝缘层32；所述第一绝缘层31和所述第二绝缘层32分设于所述电荷补偿型屏蔽栅沟槽功率器件的两侧，所述第一绝缘层31的一侧分别与所述基体区6和所述漂移区2相贴合，另一侧分别与所述屏蔽栅4和所述控制栅5相贴合；所述第二绝缘层31与所述基体区6的侧面相贴合，且所述第二绝缘层31与所述漂移区2的结合面上设有所述电荷补偿层10；
10.所述源区7设置在所述基体区6与所述源极8的结合面上，且一侧与所述第一绝缘层31相贴合；
11.所述衬底区1、所述源区7与所述漂移区2的掺杂类型一致，所述衬底区1和所述源
区7的掺杂浓度均高于所述漂移区2；所述基体区6和所述电荷补偿层10的掺杂类型均与所述漂移区2的掺杂类型相反。
12.在一种实施方式中，所述电荷补偿型屏蔽栅沟槽功率器件，还包括：半导体区11；
13.所述半导体区11设置在所述基体区6和所述漂移区2的结合面上，所述半导体区11一侧与所述电荷补偿层10的侧面相贴合，另一侧与所述第一绝缘层31的侧面相贴合；
14.所述半导体区11与所述漂移区2的掺杂类型一致，且所述半导体区11的掺杂浓度高于所述漂移区2的掺杂浓度。
15.在一种实施方式中，所述电荷补偿层10的掺杂浓度的取值范围为5
×
10
16
cm-3
至5
×
10
17
cm-3
。
16.在一种实施方式中，所述衬底区1的掺杂浓度的取值范围为5
×
10
19
cm-3
至5
×
10
20
cm-3
。
17.在一种实施方式中，所述漂移区2的掺杂浓度的取值范围为5
×
10
15
cm-3
至5
×
10
16
cm-3
。
18.在一种实施方式中，所述半导体区11的掺杂浓度的取值范围为5
×
10
16
cm-3
至5
×
10
17
cm-3
。
19.在一种实施方式中，所述第一绝缘层31和所述第二绝缘层32的深度相同。
20.在一种实施方式中，所述漂移区2的厚度的取值范围为1μm至4μm。
21.本技术第二方面提供一种电荷补偿型屏蔽栅沟槽功率器件的制备方法，包括：
22.以半导体材料制备衬底区；
23.在所述衬底区的底部制作漏极；
24.在所述衬底区上外延形成漂移区；
25.以离子注入或扩散方式在所述漂移区上形成基体区；
26.对一个元胞内的漂移区两侧分别刻蚀出第一沟槽和第二沟槽；
27.在所述第一沟槽内依次沉积氧化物、多晶硅、氧化物和多晶硅以形成第一绝缘层和多晶硅栅结构；
28.在所述多晶硅栅结构上形成金属栅电极，得到屏蔽栅和控制栅；
29.在所述第二沟槽内通过倾斜角离子注入方式形成电荷补偿层，并填充氧化物形成第二绝缘层；
30.在所述基体区上掺杂形成源区，并形成源极，得到所述电荷补偿型屏蔽栅沟槽功率器件。
31.在一种实施方式中，所述在所述衬底区上外延形成漂移区之后，包括：
32.在所述漂移区上以离子注入或扩散方式形成半导体区。
33.本技术提供的技术方案可以包括以下有益效果：
34.本技术在传统的屏蔽栅沟槽功率器件的结构上引入了与所述漂移区的掺杂类型相反的电荷补偿层以及第二绝缘层，从而功率器件的漂移区顶部由单一掺杂类型转变为两种异型掺杂类型的半导体耐压区；由于传统屏蔽栅沟槽功率器件中，漂移区中耗尽区的扩展或收缩主要取决于第一绝缘层和屏蔽栅，因此传统屏蔽栅沟槽功率器件的击穿电压受其电场尖峰所限制。在引入与所述漂移区的掺杂类型相反的电荷补偿层以及第二绝缘层后，当功率器件处于正向阻断时，因电荷补偿层与漂移区具有相反的掺杂类型，能有效地转移
漂移区底部区域的电离正电荷发出的电场线，从而有效地调制电场，使得屏蔽栅拐角处及第一绝缘层拐角处形成了一个较小的电场尖峰，即降低屏蔽栅拐角处及第一绝缘层拐角处相应的电场峰值，从而提高功率器件的击穿电压；当功率器件处于雪崩状态时，电荷补偿层能有效地引导空穴电流先流经基体区，从而更快地被源极收集，从而有效地抑制寄生三极管的开启。与公开号为cn102148256b的专利文件中采用k值按照一定规律分布的介质层相比，本技术的电荷补偿型屏蔽栅沟槽功率器件中电荷补偿层的结构简单，对制备工艺的要求低，在不增加功率器件版图设计的同时，实现有效调制电场、提高击穿电压的作用，还能起引导空穴电流和电子电流的作用。
35.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本技术。
附图说明
36.通过结合附图对本技术示例性实施方式进行更详细的描述，本技术的上述以及其它目的、特征和优势将变得更加明显，其中，在本技术示例性实施方式中，相同的参考标号通常代表相同部件。
37.图1是本技术实施例示出的电荷补偿型屏蔽栅沟槽功率器件的结构示意图；
38.图2是本技术实施例示出的双补偿层屏蔽栅沟槽功率器件的结构示意图；
39.图3是本技术实施例示出的电荷补偿型屏蔽栅沟槽功率器件的制备方法的流程示意图；
40.图4是本技术实施例示出的双补偿层屏蔽栅沟槽功率器件的制备方法的流程示意图。
具体实施方式
41.下面将参照附图更详细地描述本技术的优选实施方式。虽然附图中显示了本技术的优选实施方式，然而应该理解，可以以各种形式实现本技术而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本技术更加透彻和完整，并且能够将本技术的范围完整地传达给本领域的技术人员。
42.在本技术使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。在本技术和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
43.应当理解，尽管在本技术可能采用术语“第一”、“第二”、“第三”等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本技术范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
44.实施例一
45.公开号为cn102148256b的专利文件公开了一种屏蔽栅沟槽场效应晶体管，其通过
用k值按照一定规律分布的介质层代替原来的侧氧结构，使得漂移区内部的电场强度近似分布一致，从而降低漏源导通电阻。
46.但是，由于具有变化趋势的介质层的结构复杂，加工工艺难度大，而上述方案需要在晶体管上制备出k值按照一定规律分布的介质层，大幅增加了对于晶体管制备工艺的要求，从而导致晶体管制备过程中耗费时间和生产成本的增加。
47.针对上述问题，本技术实施例提供一种电荷补偿型屏蔽栅沟槽功率器件，能够在不增加功率器件版图设计的同时，实现有效调制电场、提高击穿电压的作用，还能起引导空穴电流和电子电流的作用。
48.以下结合附图详细描述本技术实施例的技术方案。
49.图1是本技术实施例示出的电荷补偿型屏蔽栅沟槽功率器件的结构示意图。
50.参见图1，所述电荷补偿型屏蔽栅沟槽功率器件，包括：衬底区1、漂移区2、绝缘层3、屏蔽栅4、控制栅5、基体区6、源区7、源极8、漏极9以及电荷补偿层10；
51.所述漏极9、所述衬底区1、所述漂移区2、所述基体区6及所述源极8依次设置；以所述衬底区1指向所述漏极9的方向作为所述衬底区1的底部方向，则所述漏极9设置在所述衬底区1的底部，所述漂移区2、所述基体区6及所述源极8依次设置在所述衬底区1上方；
52.其中，所述衬底区1、所述源区7与所述漂移区2的掺杂类型一致，且所述衬底区1和所述源区7的掺杂浓度均高于所述漂移区2；所述基体区6和所述电荷补偿层10的掺杂类型均与所述漂移区2的掺杂类型相反。
53.具体地，在本技术实施例中，当衬底区1、源区7与漂移区2的掺杂类型为n型时，即所述衬底区1和所述源区7均为n型重掺杂区，所述漂移区2为n型轻掺杂区，所述基体区6和所述电荷补偿层10的掺杂类型为p型中掺杂区；当衬底区1、源区7与漂移区2的掺杂类型为p型时，即所述衬底区1和所述源区7均为p型重掺杂区，所述漂移区2为p型轻掺杂区，所述基体区6和所述电荷补偿层10的掺杂类型为n型中掺杂区；其中，重掺杂区指的是掺杂浓度取值范围为5
×
10
19
cm-3
至5
×
10
20
cm-3
的掺杂区结构，轻掺杂区指的是掺杂浓度取值范围为5
×
10
15
cm-3
至5
×
10
16
cm-3
的掺杂区结构，中掺杂区指的是掺杂浓度取值范围为5
×
10
16
cm-3
至5
×
10
17
cm-3
的掺杂区结构。
54.需要说明的是，在实际应用过程中，本技术实施例所示出的电荷补偿型屏蔽栅沟槽功率器件并不局限于n型沟道器件，通过改变掺杂区的导电类型，即将相应区域掺杂类型进行对调，即可实现p型沟道器件。
55.可以理解的是，上述对于各掺杂区的掺杂类型及掺杂浓度的描述仅是本技术实施例给出的示例，不构成对本技术的限定。
56.在本技术实施例中，所述绝缘层3包括：第一绝缘层31和第二绝缘层32；所述第一绝缘层31和所述第二绝缘层32分设于所述电荷补偿型屏蔽栅沟槽功率器件的两侧，所述第一绝缘层31的一侧分别与所述基体区6和所述漂移区2相贴合，另一侧分别与所述屏蔽栅4和所述控制栅5相贴合；所述第二绝缘层32与所述基体区6的侧面相贴合，且所述第二绝缘层32与所述漂移区2的结合面上设有所述电荷补偿层10；所述源区7设置在所述基体区6与所述源极8的结合面上，且一侧与所述第一绝缘层31相贴合。
57.在本技术实施例中，所述第一绝缘层31外露于所述电荷补偿型屏蔽栅沟槽功率器件的侧面上沿竖直方向具有两个凹槽，所述控制栅5和所述屏蔽栅4沿竖直向下的方向依次
设置在所述两个凹槽内。
58.基于上述结构，因其具有电荷耦合效应，在传统沟槽型功率器件垂直耗尽基础上引入了水平耗尽，将功率器件内的电场由三角形分布改变为近似矩形分布，从而在采用同样掺杂浓度的外延规格情况下，功率器件可以获得更高的击穿电压。
59.进一步地，在本技术实施例中，所述第一绝缘层31和所述第二绝缘层32的深度相同；即所述第一绝缘层31和所述第二绝缘层32的底面等高。
60.需要说明的是，在实际应用过程中，为了节省工艺成本，在进行沟槽蚀刻工艺时，采用相同的蚀刻工艺和填充工艺对所述第一绝缘层31和所述第二绝缘层32进行加工，从而得到深度相同的第一绝缘层31和第二绝缘层32，即上述对于第一绝缘层31和第二绝缘层32的深度描述仅是本技术实施例中给出的一种优选方案，不应该作为对本技术的唯一限定。
61.本技术实施例在传统的屏蔽栅沟槽功率器件的结构上引入了与所述漂移区的掺杂类型相反的电荷补偿层以及第二绝缘层，从而功率器件的漂移区顶部由单一掺杂类型转变为两种异型掺杂类型的半导体耐压区；由于传统屏蔽栅沟槽功率器件中，漂移区中耗尽区的扩展或收缩主要取决于第一绝缘层和屏蔽栅，因此传统屏蔽栅沟槽功率器件的击穿电压受其电场尖峰所限制，而引入了与所述漂移区的掺杂类型相反的电荷补偿层以及第二绝缘层后，当功率器件处于正向阻断时，因电荷补偿层与漂移区具有相反的掺杂类型，因此，能有效地转移漂移区底部区域的电离正电荷发出的电场线，从而有效地调制电场，使得屏蔽栅拐角处及第一绝缘层拐角处形成了一个较小的电场尖峰，即降低屏蔽栅拐角处及第一绝缘层拐角处相应的电场峰值，从而提高功率器件的击穿电压；当功率器件处于雪崩状态时，电荷补偿层能有效地引导空穴电流先流经基体区，从而更快地被源极收集，从而有效地抑制寄生三极管的开启。与公开号为cn102148256b的专利文件中采用k值按照一定规律分布的介质层相比，本技术的电荷补偿型屏蔽栅沟槽功率器件中电荷补偿层的结构简单，对制备工艺的要求低，在不增加功率器件版图设计的同时，实现有效调制电场、提高击穿电压的作用，还能起引导空穴电流和电子电流的作用。
62.实施例二
63.为了进一步增强上述实施例一所述的电荷补偿型屏蔽栅沟槽功率器件对漂移区的电场调制能力，本技术实施例给出了另一种双补偿层屏蔽栅沟槽功率器件，基于实施例一中的电荷补偿型屏蔽栅沟槽功率器件实现，具体如下：
64.请参见图2，所述双补偿层屏蔽栅沟槽功率器件，包括：衬底区1、漂移区2、绝缘层3、屏蔽栅4、控制栅5、基体区6、源区7、源极8、漏极9、电荷补偿层10及半导体区11；
65.在上述实施例一的电荷补偿型屏蔽栅沟槽功率器件的结构基础上，本技术实施例中，所述半导体区11设置在所述基体区6和所述漂移区2的结合面上，所述半导体区11一侧与所述电荷补偿层10的侧面相贴合，另一侧与所述第一绝缘层31的侧面相贴合；
66.所述半导体区11与所述漂移区2的掺杂类型一致，且所述半导体区11的掺杂浓度高于所述漂移区2的掺杂浓度。
67.在本技术实施例中，当衬底区1、源区7与漂移区2的掺杂类型为n型时，即所述衬底区1和所述源区7均为n型重掺杂区，所述漂移区2为n型轻掺杂区时，所述半导体区11的掺杂类型为n型，具体地，所述半导体区11可以为n型重掺杂区或n型中掺杂区，所述基体区6和所述电荷补偿层10的掺杂类型为p型中掺杂区；当衬底区1、源区7与漂移区2的掺杂类型为p型
时，即所述衬底区1和所述源区7均为p型重掺杂区，所述漂移区2为p型轻掺杂区时，所述半导体区11的掺杂类型为p型，具体地，所述半导体区11可以为p型重掺杂区或p型中掺杂区，所述基体区6和所述电荷补偿层10的掺杂类型为n型中掺杂区；其中，重掺杂区、中掺杂区和轻掺杂区的掺杂浓度的取值范围均已经在上述实施例中进行了阐述，此处不再赘述。
68.优选地，在本技术实施例中，重掺杂区的掺杂浓度取值为5
×
10
19
cm-3
。
69.优选地，在本技术实施例中，轻掺杂区的掺杂浓度取值为5
×
10
16
cm-3
。
70.优选地，在本技术实施例中，中掺杂区的掺杂浓度取值为5
×
10
17
cm-3
。
71.在本技术实施例中，通过在所述基体区6和所述漂移区2的结合面上引入所述半导体区11，大幅度提高了功率器件中漂移区2顶部的掺杂浓度，在功率器件导通时，功率器件漂移区顶部积累更多的多数载流子，增加器件导电能力，从而进一步降低功率器件的导通电阻，即大幅度提高了功率器件漂移区容纳载流子的能力，从而使得功率器件导通时具有较低的导通损耗。
72.本技术实施例中提供了一种双补偿层屏蔽栅沟槽功率器件，其在电荷补偿型屏蔽栅沟槽功率器件的基础上引入了与漂移区的掺杂类型一致，且掺杂浓度高于漂移区的半导体层，在通过电荷补偿层以及第二绝缘层，将功率器件的漂移区顶部由单一掺杂类型转变为两种异型掺杂类型的半导体耐压区的基础上，进一步地提高了功率器件中漂移区顶部的掺杂浓度，即在功率器件中形成具有不同掺杂浓度和掺杂类型的半导体耐压区，以实现公开号为cn102148256b的专利文件中k值按照一定规律分布的介质层的功能，并且结合掺杂浓度和掺杂类型两个维度参数的调节能力，对漂移区底部区域的电离正电荷发出的电场线进行调整，从而有效地调制电场，使得屏蔽栅拐角处及第一绝缘层拐角处的电场峰值降低，从而提高功率器件的击穿电压。
73.实施例三
74.与前述电荷补偿型屏蔽栅沟槽功率器件实施例相对应的，本技术还提供了一种电荷补偿型屏蔽栅沟槽功率器件的制备方法及相应的实施例。
75.图3是本技术实施例示出的电荷补偿型屏蔽栅沟槽功率器件的制备方法的流程示意图。
76.参见图3，所述电荷补偿型屏蔽栅沟槽功率器件的制备方法，包括：
77.301、以半导体材料制备衬底区；
78.在本技术实施例中，所述半导体材料为硅材料或者碳化硅材料。所述半导体材料采用重掺杂材料，具体的重掺杂材料的掺杂浓度的取值范围为5
×
10
19
cm-3
至5
×
10
20
cm-3
。
79.需要说明的是，在实际应用过程中，生产人员可以依据实际情况选用不同掺杂浓度和不同材料类型的半导体材料进行衬底区的制备，此处不作限定。
80.302、在所述衬底区的底部制作漏极；
81.在本技术实施例中，在所述衬底区的底部表面形成漏极。
82.303、在所述衬底区上外延形成漂移区；
83.外延工艺是指在单晶衬底上生成一层单晶膜，该单晶膜按照衬底晶像延伸生长。在本技术实施例中，可以根据实际需求采用不同的外延工艺，包括但不限于：气相外延(vapour phase epitaxy,vpe)或化学气相沉积(chemical vapor deposition,cvd)。
84.本技术实施例中，所形成的漂移区的厚度的取值范围为1μm至4μm。
85.优选地，在本技术实施例中，采用化学气相沉积工艺在所述衬底区上沉积形成厚度为2μm的漂移区。
86.需要说明的是，上述对于外延工艺的描述仅是本技术实施例中给出的一种具体实施方式，在实际应用过程中，可以对采用的外延工艺进行调整，即上述对于外延工艺的描述不构成对本技术的限定。
87.304、以离子注入或扩散方式在所述漂移区上形成基体区；
88.离子注入工艺是对硅材料进行掺杂的过程，在实际应用过程中，将功率器件产品放在离子注入机的一端，掺杂离子源设置在离子注入机另一端。在掺杂离子源一端，掺杂体原子被离子化，从而带有一定的电荷，被电场加到超高速，穿过产品表层，利用原子的动量将掺杂原子注入功率器件，形成掺杂区。
89.扩散工艺是在硅材料表面掺入纯杂质原子的过程，在实际应用过程中，通常使用乙硼烷或磷烷作为离子源，采用间歇式扩散或替位式扩散的方式，将纯杂质原子掺入硅材料表面。
90.需要说明的是，本技术实施例对于基体区所采用的制备方式并没有严格的限定，在实际过程中，可以根据实际需求选用上述不同工艺完成基体区的制备。
91.305、对一个元胞内的所述漂移区两侧分别刻蚀出第一沟槽和第二沟槽；
92.在本技术实施例中，通过光刻工艺在所述漂移区两侧分别刻蚀出第一沟槽和第二沟槽，然后通过湿法腐蚀或干法腐蚀对残留的光刻胶进行去除，从而得到第一沟槽和第二沟槽。
93.在本技术实施例中，第一沟槽和第二沟槽的刻蚀可以同步进行，从而得到具有相同深度的第一沟槽和第二沟槽。
94.306、在所述第一沟槽内依次沉积氧化物、多晶硅、氧化物和多晶硅以形成第一绝缘层和多晶硅栅结构；
95.307、在所述多晶硅栅结构上形成金属栅电极，得到屏蔽栅和控制栅；
96.在本技术实施例中，在所述第一沟槽内淀积多晶硅并回刻，即可完成沟槽上部的多晶硅栅极的制作，即本技术实施例中的金属栅电极。
97.在本技术实施例中，通过刻蚀工艺形成沟槽，然后在沟槽内生长屏蔽电极介质层，即本技术实施例中的屏蔽栅，并通过填充厚氧化层，即本技术实施例中的第一绝缘层，来实现电荷平衡。
98.308、在所述第二沟槽内通过倾斜角离子注入方式形成电荷补偿层，并填充氧化物形成第二绝缘层；
99.在本技术实施例中，步骤308可以在步骤306之前执行，或与步骤306并行，即步骤308与步骤306的执行时序并不构成对本技术的唯一限定。
100.309、在所述基体区上掺杂形成源区，并形成源极，得到所述电荷补偿型屏蔽栅沟槽功率器件。
101.在本技术实施例中，可以通过离子注入或扩散方式在所述基体区上掺杂形成源区，具体的实施方式可以根据实际情况进行选择，此处不作限定。
102.本技术实施例提供了一种电荷补偿型屏蔽栅沟槽功率器件的制备方法，与公开号为cn102148256b的专利文件相比，本技术实施例所示方案无需进行具有k值变化趋势的介
质层的制备，仅需在一个元胞内的漂移区的一侧刻蚀出第二沟槽，并通过倾斜角离子注入方式形成电荷补偿层，以及填充氧化物形成第二绝缘层，即可得到电荷补偿型屏蔽栅沟槽功率器件，由此将功率器件的漂移区顶部由单一掺杂类型转变为两种异型掺杂类型的半导体耐压区，从而有效地转移漂移区底部区域的电离正电荷发出的电场线，从而有效地调制电场，使得屏蔽栅拐角处及第一绝缘层拐角处形成了一个较小的电场尖峰，即降低屏蔽栅拐角处及第一绝缘层拐角处相应的电场峰值，从而提高功率器件的击穿电压；还能当功率器件处于雪崩状态时，有效地引导空穴电流先流经基体区，从而更快地被源极收集，从而有效地抑制寄生三极管的开启。
103.实施例四
104.本技术实施例基于上述实施例三的电荷补偿型屏蔽栅沟槽功率器件的制备方法，设计了一种双补偿层屏蔽栅沟槽功率器件的制备方法。
105.请参见图4，所述双补偿层屏蔽栅沟槽功率器件的制备方法，包括：
106.401、以半导体材料制备衬底区；
107.在本技术实施例中，步骤401与实施例三中的步骤301内容一致，此处不再赘述。
108.402、在所述衬底区的底部制作漏极；
109.在本技术实施例中，步骤402与实施例三中的步骤302内容一致，此处不再赘述。
110.403、在所述衬底区上外延形成漂移区；
111.在本技术实施例中，步骤403与实施例三中的步骤303内容一致，此处不再赘述。
112.404、在所述漂移区上以离子注入或扩散方式形成半导体区；
113.在本技术实施例中，半导体区仅需在漂移区制备完成后进行制备即可，即本技术对于步骤404在步骤403之后执行即可，例如，执行步骤406时，在漂移区和基体区的结合面上刻蚀出与半导体区相适配的沟槽，从而通过离子注入的方式将掺杂原子注入该沟槽内，进而形成半导体区；
114.或执行步骤403后，利用扩散工艺在所述漂移区表面形成所述半导体区。
115.需要说明的是，上述半导体区的制备过程仅是本技术实施例中给出的示例，不构成对本技术的唯一限定。
116.405、以离子注入或扩散方式在所述漂移区上形成基体区；
117.在本技术实施例中，步骤405与实施例三中的步骤304内容一致，此处不再赘述。
118.406、对一个元胞内的所述漂移区两侧分别刻蚀出第一沟槽和第二沟槽；
119.在本技术实施例中，步骤406与实施例三中的步骤305内容一致，此处不再赘述。
120.407、在所述第一沟槽内依次沉积氧化物、多晶硅、氧化物和多晶硅以形成第一绝缘层和多晶硅栅结构；
121.在本技术实施例中，步骤407与实施例三中的步骤306内容一致，此处不再赘述。
122.408、在所述多晶硅栅结构上形成金属栅电极，得到屏蔽栅和控制栅；
123.在本技术实施例中，步骤408与实施例三中的步骤307内容一致，此处不再赘述。
124.409、在所述第二沟槽内通过倾斜角离子注入方式形成电荷补偿层，并填充氧化物形成第二绝缘层；
125.在本技术实施例中，步骤409与实施例三中的步骤308内容一致，此处不再赘述。
126.410、在所述基体区上掺杂形成源区，并形成源极，得到双补偿层屏蔽栅沟槽功率
器件。
127.在本技术实施例中，步骤410与实施例三中的步骤309内容一致，此处不再赘述。
128.本技术实施例提供了一种双补偿层屏蔽栅沟槽功率器件的制备方法，与公开号为cn102148256b的专利文件相比，本技术实施例所示方案无需进行具有k值变化趋势的介质层的制备，仅需在一个元胞内的漂移区的一侧刻蚀出第二沟槽，并通过倾斜角离子注入方式形成电荷补偿层，以及填充氧化物形成第二绝缘层，并且在漂移区上以离子注入或扩散方式形成与漂移区掺杂类型相同、掺杂浓度高于漂移区的半导体区，即可得到双补偿层屏蔽栅沟槽功率器件，在将功率器件的漂移区顶部由单一掺杂类型转变为两种异型掺杂类型的半导体耐压区的同时，进一步地提高功率器件中漂移区顶部的掺杂浓度，即在功率器件中形成具有不同掺杂浓度和掺杂类型的半导体耐压区，结合掺杂浓度和掺杂类型两个维度参数的调节能力，对漂移区底部区域的电离正电荷发出的电场线进行调整，从而有效地转移漂移区底部区域的电离正电荷发出的电场线，从而有效地调制电场，使得屏蔽栅拐角处及第一绝缘层拐角处形成了一个较小的电场尖峰，即降低屏蔽栅拐角处及第一绝缘层拐角处相应的电场峰值，从而提高功率器件的击穿电压。
129.关于上述实施例中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不再做详细阐述说明。
130.上文中已经参考附图详细描述了本技术的方案。在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其他实施例的相关描述。本领域技术人员也应该知悉，说明书中所涉及的动作和模块并不一定是本技术所必须的。另外，可以理解，本技术实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减，本技术实施例装置中的模块可以根据实际需要进行合并、划分和删减。
131.本领域技术人员还将明白的是，结合这里的申请所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。
132.附图中的流程图和框图显示了根据本技术的多个实施例的系统和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标记的功能也可以以不同于附图中所标记的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
133.以上已经描述了本技术的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。