半导体器件及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。


背景技术：

2.过去几十年中，集成电路中的特征尺寸的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征尺寸实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
3.在集成电路器件的制造中，诸如多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在硅衬底或者绝缘体上硅衬底上制造多栅晶体管。
4.但缩小多栅晶体管的尺寸并非没有后患，随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，用于形成构件块图案的光刻工艺的约束变得难以克服。现有技术中多栅晶体管的电学性能仍有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。
6.为解决上述问题，本发明提供一种半导体器件，包括：基底；栅极结构，位于所述基底上；第一硬掩膜层，位于所述栅极结构的顶部表面；导电层，位于所述基底上，且位于所述栅极结构的两侧；第二硬掩膜层，位于所述导电层的顶部表面；通孔，位于所述第一硬掩膜层和所述第二硬掩膜层内，底部同时暴露出所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面；第一通孔，位于所述栅极结构的端部一侧的所述导电层的顶部表面；连接层，位于所述通孔和所述第一通孔内，将所述栅极结构的中心与所述栅极结构的中心一侧的所述导电层连接在一起；第一介质层，位于所述连接层、所述第一硬掩膜层以及所述第二硬掩膜层上；第二通孔，位于所述第一介质层内且底部暴露出所述连接层的顶部表面；第一接触层，位于所述第二通孔内。
7.本发明还提供一种半导体器件，包括：基底；栅极结构，位于所述基底上；第一硬掩膜层，位于所述栅极结构的顶部表面；导电层，位于所述基底上，且位于所述栅极结构的两侧；第二硬掩膜层，位于所述导电层的顶部表面；通孔，位于所述第一硬掩膜层和所述第二硬掩膜层内，底部同时暴露出所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面；第一通孔，位于所述栅极结构的端部一侧的所述导电层的顶部表面；连接层，位于所述通孔和所述第一通孔内；第二介质层，位于所述连接层、所述第一硬掩膜层以及所述第二硬掩膜层上；第三通孔，位于所述第二介质层内且底部暴露出所述第一通孔内的所述连接层的顶部表面；第二接触层，位于所述第三通孔内。
8.可选的，所述连接层的材料为金属材料。
9.可选的，所述第一接触层的材料为金属材料。
10.可选的，所述第二接触层的材料为金属材料。
11.相应的，本发明还提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构和位于所述栅极结构两侧的导电层；在所述栅极结构上形成第一硬掩膜层；在所述导电层上形成第二硬掩膜层；刻蚀去除所述栅极结构的中心上的所述第一硬掩膜层以及所述栅极结构的中心一侧的所述导电层上的第二硬掩膜层，在所述第一硬掩膜层和所述第二硬掩膜层内形成通孔，所述通孔的底部同时暴露出所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面；在暴露出的所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面形成连接层，所述连接层将所述栅极结构的中心与所述栅极结构的中心一侧的所述导电层连接在一起。
12.可选的，所述连接层的材料为金属材料。
13.可选的，形成所述连接层的工艺包括选择生长工艺。
14.可选的，刻蚀去除所述栅极结构的中心上的所述第一硬掩膜层以及所述栅极结构的中心一侧的所述导电层上的第二硬掩膜层，在所述第一硬掩膜层和所述第二硬掩膜层内形成通孔的步骤包括：刻蚀去除所述栅极结构的中心一侧的所述导电层和所述栅极结构的端部一侧的所述导电层上的所述第二硬掩膜层，形成第一通孔，所述第一通孔的底部暴露出所述栅极结构的中心一侧的所述导电层和所述栅极结构的端部一侧的所述导电层的顶部表面；在暴露出的所述导电层的表面、所述第一硬掩膜层的表面以及所述第二硬掩膜层的表面形成图形化层，所述图形化层具有开口，所述开口暴露出所述栅极结构的中心上的所述第一硬掩膜层的顶部表面；以所述图形化层为掩膜，刻蚀去除所述栅极结构的中心上的所述第一硬掩膜层，至暴露出所述栅极结构的中心的顶部表面；去除所述图形化层，在所述栅极结构的中心以及位于所述栅极结构的中心一侧的所述导电层的顶部表面上形成所述通孔。
15.可选的，还包括：在所述第一通孔内形成所述连接层。
16.可选的，形成所述连接层之后，还包括：在所述连接层上、所述第一硬掩膜层、所述第二硬掩膜层上形成第一介质层；刻蚀所述第一介质层，形成第二通孔，所述第二通孔的底部暴露出所述连接层的顶部表面；在所述第二通孔内形成第一接触层。
17.可选的，形成所述连接层之后，还包括：在所述连接层上、所述第一硬掩膜层、所述第二硬掩膜层上形成第二介质层；刻蚀所述第二介质层，形成第三通孔，所述第三通孔的底部暴露出所述第一通孔内所述连接层的表面；在所述第三通孔内形成第二接触层。
18.与现有技术相比，本发明的技术方案具有以下优点：
19.本发明的形成方法中，在栅极结构上形成第一硬掩膜层，在导电层上形成第二硬掩膜层，刻蚀去除栅极结构的中心上的第一硬掩膜层以及栅极结构的中心一侧的导电层上的第二硬掩膜层，形成通孔，通孔的底部同时暴露出栅极结构的中心以及位于栅极结构的中心一侧的导电层的顶部表面，在通孔内形成连接层，利用连接层实现导电层与栅极结构之间的互联，这样直接利用连接层连接到后续形成的金属层m1上，工艺简单，从而适应不同的版图需要。
20.进一步，在形成通孔的过程中，刻蚀去除栅极结构的中心一侧的导电层和栅极结构的端部一侧的导电层上的所述第二硬掩膜层，形成第一通孔，在暴露出的导电层的表面、
第一硬掩膜层的表面以及第二硬掩膜层的表面形成图形化层，图形化层的开口暴露出栅极结构的中心上的第一硬掩膜层的顶部表面，以图形化层为掩膜，刻蚀去除栅极结构的中心上的所述第一硬掩膜层，至暴露出所述栅极结构的中心的顶部表面，在栅极结构的中心以及位于所述栅极结构的中心一侧的所述导电层的顶部表面上形成通孔，第一通孔和通孔同时形成，在第一通孔和通孔内形成连接层，在连接层上形成第一接触层，只需要一张光罩就可以将需要连接层的顶部暴露出来，可以实现一次光罩形成第一接触层，工艺得到简化，不需要分别在导电层和栅极结构上分别进行光罩，避免了光罩过程中出现对不准的问题，提高版图设计的准确性，从而提高最终形成的半导体器件的质量。
附图说明
21.图1至图3是一实施例中半导体结构的剖面图；
22.图4至图30是本发明第一实施例的一种半导体器件的形成过程的结构示意图；
23.图31至图35是本发明第二实施例的一种半导体器件的形成过程的结构示意图。
具体实施方式
24.现有技术中coag结构的mosfet的电学性能仍有待提升。以下将结合附图进行具体说明。
25.图1至图3是一实施例中半导体结构的剖面图。
26.图1为图2和图3的俯视图；图2是图1在a-a剖线的剖面图，图3是图1在b-b剖线的剖面图。
27.请参考图1至图3，衬底100；鳍部101，位于所述衬底100上；栅极结构，横跨鳍部101，包括栅极结构103和次栅极结构102，次栅极结构102与栅极结构103平行分布，栅极结构103位于相邻的次栅极结构102之间；栅极结构103包括栅极结构的中心i和栅极结构的端部ii；侧墙104，位于次栅极结构102与栅极结构103的侧壁上；源漏掺杂层105，位于栅极结构103两侧的所述鳍部101内；导电层106，位于所述源漏掺杂层105的顶部；第一硬掩膜层107，位于次栅极结构102与栅极结构103的顶部表面；第二硬掩膜层108，位于导电层106的顶部；介质层109，位于所述第一硬掩膜层107和所述第二硬掩膜层108上；第一接触层110位于栅极结构的中心i的栅极结构103的顶部，保证第一接触层110形成在源区(active)的栅极结构130的顶部表面上，从而形成coag结构的mosfet，第一接触层110用于实现栅极结构103与后续形成的金属层1(m1)之间的电连接；第二接触层111，位于栅极结构的端部ii的一侧的第二硬掩膜层108内且位于所述导电层106的顶部，用于实现导电层与后续形成的金属层1(m1)之间的电连接。
28.发明人发现，在上述实施例中，在形成第一接触层110和第二接触层111之前，需要在栅极结构103的中心i的的顶部上形成第一通孔，在栅极结构的端部ii的栅极结构一侧的导电层106的顶部上形成第二通孔，从而才能为第一接触层110和第二接触层111的形成提供空间，但是在形成第一通孔和第二通孔的过程中，需要多张光罩才能实现，这就存在光罩覆盖的问题，容易出现图形对不准现象，增加了工艺过程的难度；并且，导电层与栅极结构之间不行形成内互联，不能适用不同版图的设计，影响半导体器件的电学性能和使用性能。
29.发明人研究发现，为了克服上述问题，在栅极结构上形成第一硬掩膜层，在导电层
上形成第二硬掩膜层，刻蚀去除栅极结构的中心上的第一硬掩膜层以及栅极结构的中心一侧的导电层上的第二硬掩膜层，形成通孔，通孔的底部暴露出栅极结构的中心以及位于栅极结构的中心一侧的导电层的顶部表面，在通孔内形成连接层，利用连接层实现导电层与栅极结构之间的互联，这样直接利用连接层连接到后续形成的金属层m1上，工艺简单，且适应不同的版图需要。
30.发明人还研究发现，在形成通孔的过程中，刻蚀去除栅极结构的中心一侧的导电层和栅极结构的端部一侧的导电层上的所述第二硬掩膜层，形成第一通孔，在暴露出的导电层的表面、第一硬掩膜层的表面以及第二硬掩膜层的表面形成图形化层，图形化层的开口暴露出栅极结构的中心上的第一硬掩膜层的顶部表面，以图形化层为掩膜，刻蚀去除栅极结构的中心上的所述第一硬掩膜层，至暴露出所述栅极结构的中心的顶部表面，在栅极结构的中心以及位于所述栅极结构的中心一侧的所述导电层的顶部表面上形成通孔，第一通孔和通孔同时形成，在第一通孔和通孔内形成连接层，在连接层上形成第一接触层，只需要一张光罩就可以将需要连接层的顶部暴露出来，可以实现一次光罩形成第一接触层，工艺得到简化，不需要分别在导电层和栅极结构上分别进行光罩，避免了光罩过程中出现对不准的问题，提高版图设计的准确性，从而提高最终形成的半导体器件的质量。
31.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
32.第一实施例
33.图4至图30是本发明第一实施例中半导体器件的形成过程的结构示意图。
34.请参考图4，提供基底200。
35.在本实施例中，所述基底200包括衬底201和位于所述衬底201上的若干分立排布的鳍部202，所述鳍部202沿第二方向x延伸。
36.在其他实施例中，所述衬底201上还可不形成有所述鳍部202。
37.在本实施例中，所述衬底201采用的材料为单晶硅。
38.在其他实施例中，所述衬底201还可以为多晶硅或非晶硅。所述衬底201的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料。
39.在本实施例中，所述鳍部202的材料为硅；在其他实施例中，所述鳍部202的材料还可为硅锗等半导体材料。
40.在本实施例中，形成所述鳍部202的方法包括：所述衬底201上形成鳍部材料膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，至暴露出所述衬底201表面，形成鳍部202。
41.在本实施例中，还在所述衬底201上形成隔离结构203，所述隔离结构203覆盖所述鳍部202的部分侧壁。
42.在本实施例中，所述隔离结构203的材料采用氮化硅。
43.在其他实施例中，所述隔离结构203的材料还可以包括氮化硅(sin)、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
44.在本实施例中，所述隔离结构203的作用在于形成电学隔离。
45.形成所述隔离结构203的方法包括：在所述衬底201上形成覆盖鳍部结构202的隔
离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构203。
46.形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
47.形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在衬底201上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
48.所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
49.请参考图5图6，图5是图6的俯视图，图6是图5在剖线a-a的剖面图，在所述基底200上形成伪栅极结构组，所述伪栅极结构组包括伪栅极结构204和次伪栅极结构205，所述伪栅极结构204位于相邻的所述次伪栅极结构205之间。
50.所述伪栅极结构204和所述次伪栅极结构205的形成为后续形成栅极结构和次栅极结构预先占好位置。
51.在本实施例中，在所述衬底201上形成横跨所述鳍部202的伪栅极结构组。
52.在本实施例中，所述伪栅极结构204和所述次伪栅极结构205都分别包括：位于所述鳍部202上的伪栅介质层206、位于所述伪栅介质层206上的伪栅层207、位于所述伪栅层207上的保护层208。
53.在本实施例中，所述伪栅极结构204包括栅极结构的中心i和栅极结构的端部ii，后续去除伪栅极结构204，在相同的位置形成栅极结构时，所述栅极结构在同样的位置分成栅极结构的中心i和栅极结构的端部ii。
54.在本实施例中，所述伪栅极结构204具有平行与第二方向x轴的中心对称线，所述栅极结构的中心位于所述中心对称线上，或者所述栅极结构的中心位于所述中心对称线的附近，即所述栅极结构的中心位于距离所述中心对称线0nm至5nm处。
55.在本实施例中，所述伪栅介质层206的材料为氧化硅。
56.在本实施例中，所述伪栅层207的材料为多晶硅。
57.在本实施例中，所述保护层208的材料包括：氮化硅或氧化硅；在其它实施例中，所述保护层208的材料还可以为碳化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
58.在本实施例中，所述保护层208在后续形成源漏掺杂层的过程中保护所述伪栅层207，同时作为后续平坦化介质层的停止层。
59.在本实施例中，还在所述伪栅层207与所述保护层208侧壁上形成侧墙209。
60.在本实施例中，所述侧墙209的材料为氧化硅；在其他实施例中，所述侧墙209的材料还可以为氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
61.所述侧墙209用于定义后续形成的源漏掺杂层的位置，且所述侧墙209用作保护所述伪栅层207侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
62.所述侧墙209的形成方法包括：在所述伪栅介质层206顶部表面、所述伪栅层207侧壁以及所述保护层208侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层208和所述鳍部202的顶部表面为止，形成所述侧墙209。
63.所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉
积工艺中的一种或多种组合。
64.回刻蚀所述侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如ch3f、ch2f2或chf3)、氩气和氧气，在刻蚀功率为200w～400w，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
65.请参考图5，在本实施例中，所述伪栅极结构只有形成在所述衬底200上的i区，后续形成接触层时，接触层是形成在源漏掺杂层之间的栅极结构的中心顶部表面，从而将最终形成的栅极结构的长度缩回来，提高了半导体器件的集成度，为制造更高集成度的半导体器件做准备。
66.请参考图7，图7与图6的视图方向一致，在所述伪栅极结构204两侧的所述基底200内形成所述源漏掺杂层210。
67.在本实施例中，刻蚀所述伪栅极结构204两侧的所述鳍部202，在所述鳍部202内形成所述源漏掺杂层210。
68.所述源漏掺杂层210具有源漏掺杂离子。
69.形成所述源漏掺杂层210的工艺包括外延生长工艺；在源漏掺杂层210内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
70.当所述半导体器件为p型器件时，所述源漏掺杂层210的材料包括：硅、锗或硅锗；所述源漏掺杂离子为p型离子，包括硼离子、bf
2-离子或铟离子；当所述半导体器件为n型器件时，所述源漏掺杂层210的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为n型离子，包括磷离子或砷离子。
71.本实施例中，所述半导体器件为p型器件，所述源漏掺杂层210的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为n型器件，所述源漏掺杂层210的材料为硅，所述源漏掺杂离子为磷离子。
72.本实施例中，刻蚀所述鳍部202的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的气体流量为10sccm～1000sccm，ar的气体流量为10sccm～1000sccm。
73.请参考图8，在所述基底200上以及所述源漏掺杂层210上形成层间介质层211，所述层间介质层211暴露出所述伪栅极结构的顶部表面。
74.在本实施例中，在所述衬底201上以及所述源漏掺杂层210上形成所述层间介质层211，所述层间介质层211覆盖所述伪栅极结构的侧壁，且暴露出所述保护层208的顶部表面。
75.在本实施例中，形成所述层间介质层211的方法包括：在所述衬底201上以及所述源漏掺杂层210上形成层间介质层材料层，所述层间介质层材料层覆盖所述伪栅极结构的顶部表面，对所述层间介质层材料层进行平坦化，至暴露出所述保护层208的顶部表面，形成所述层间介质层211。
76.在本实施例中，所述层间介质层211的材料为氧化硅；在其他实施例中，所述层间介质层211的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
77.在本实施例中，所述层间介质层211的形成工艺为化学气相沉积工艺；在其他实施例中，所述层间介质层211的形成工艺还可为化学气相沉积工艺、物理气相沉积工艺或者原
子层沉积工艺中的一种或者多种组合。
78.请参考图9，刻蚀去除所述伪栅极结构，至暴露出所述基底200表面，形成栅极开口212。
79.在本实施例中，去除所述伪栅极组即所述伪栅极结构204和所述次伪栅极结构205，即都去除所述保护层208、所述伪栅层207以及伪栅介质层206，在所述侧墙209间形成所述栅极开口212。
80.在本实施例中，去除伪栅极结构组的工艺为湿法刻蚀工艺，具体的采用四甲基氢氧化铵(tmah)为刻蚀溶液。
81.在其他实施例中，去除所述伪栅极结构的工艺还可为干法刻蚀工艺。
82.请参考图10，在所述栅极开口212内形成栅极结构组，所述栅极结构组的顶部表面低于所述层间介质层211的顶部表面。
83.在本实施例中，去除所述伪栅极结构组后，形成栅极结构组，在伪栅极结构204对应的区域形成栅极结构213，在次伪栅极结构205对应的区域形成的次栅极结构214，栅极结构213包括栅极结构的中心i和栅极结构的端部ii。
84.在本实施例中，所述栅极结构213和所述次伪栅极结构214都分别包括栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
85.在本实施例中，所述栅介质层的材料包括高k介质材料，如：氧化物
–
al2o3，hfo2，ta2o5，tio2，zro2等。
86.在其他实施例中，所述栅介质层的材料还可以包括其他介电常数高于3.9的介质材料。
87.在本实施例中，所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
88.在本实施例中，形成所述栅极结构的方法包括：在所述栅极开口212的侧壁和底部上形成所述栅介质层，在所述栅介质层上形成初始栅极材料层，对初始栅极材料层进行平坦化，至栅极材料层的顶部表面与所述层间介质层211的顶部低于为止，形成所述栅极结构。
89.在本实施例中，所述栅极结构填充大约三分之二的所述栅极开口212，剩余的空间为了后续在所述栅极结构的顶部表面形成第一硬掩膜层提供空间。
90.请参考图11，在所述栅极结构上形成第一硬掩膜层215。
91.在本实施例中，还在所述次栅极结构214的顶部表面形成第一硬掩膜层215，所述第一硬掩膜层215的顶部表面与所述层间介质层211的顶部表面齐平。
92.在本实施例中，所述第一硬掩膜层215的材料为氮化硅。
93.在其他实施例中，所述第一硬掩膜层215的材料还可以为碳化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
94.在本实施例中，形成所述第一硬掩膜层215的步骤包括：在所述栅极结构213、所述次栅极结构214和所述层间介质层211上形成第一硬掩膜层材料，平坦化所述第一硬掩膜层材料至暴露出所述层间介质层211的顶部表面，在所述栅极结构213和所述次栅极结构214的顶部表面形成第一硬掩膜层215。
95.在本实施例中，形成所述第一硬掩膜层215的工艺为化学气相沉积工艺；在其他实施例中，形成所述第一硬掩膜层215的工艺还可为物理气相沉积工艺或原子层沉积工艺。
96.请参考图12，去除所述层间介质层211至暴露出所述源漏掺杂层210的表面，形成接触孔216。
97.在本实施例中，所述接触孔216为后续形成导电层和第二硬掩膜层提供空间。
98.在本实施例中，形成所述接触孔216的工艺为湿法刻蚀工艺；在其他实施例中，还可采用干法刻蚀工艺形成所述接触孔216。
99.请参考图13，在所述接触孔216内形成导电层217，在所述导电层217上形成第二硬掩膜层218，所述第二硬掩膜层218的顶部表面与所述第一硬掩膜层215的顶部表面齐平。
100.在本实施例中，所述导电层217的材料为金属，包括铜、钨或铝。
101.在本实施例中，形成所述导电层217的工艺包括物理气相沉积工艺或电镀工艺。
102.在本实施例中，所述导电层217的作用在于后续实现所述源漏掺杂层210与外部的电连接。
103.在本实施例中，所述导电层217即为导电插塞。
104.在本实施例中，所述第二硬掩膜层218的材料为碳化硅。
105.在其他实施例中，所述第二硬掩膜层218的材料还可以为氮化硅(sic)、氮氧化硅(sion)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等材料中的一种或多种组合。
106.刻蚀去除所述栅极结构213的中心i上的所述第一硬掩膜层215以及所述栅极结构213的中心i一侧的所述导电层217上的第二硬掩膜层218，在所述第一硬掩膜层215和所述第二硬掩膜层218内形成通孔，所述通孔的底部同时暴露出所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面，具体形成所述通孔的步骤请参考图14至图21。
107.请参考图14至图16，图14是图15和图16的俯视图，图15是图14在a-a的剖面图，图16是图14在b-b的剖面图，刻蚀去除所述栅极结构的中心i一侧的所述导电层217和所述栅极结构的端部ii一侧的所述导电层217上的所述第二硬掩膜层218，形成第一通孔219，所述第一通孔219的底部暴露出所述栅极结构的中心i一侧的所述导电层217和所述栅极结构的端部ii一侧的所述导电层217的顶部表面，所述栅极结构的中心i一侧的所述导电层217和所述栅极结构的端部ii一侧的所述导电层217分别位于所述栅极结构213的两侧。
108.在本实施例中，形成所述第一通孔219的步骤是通过在所述第一硬掩膜层215和所述第二硬掩膜层218上形成图形化层，所述图形化层的材料采用光刻胶，其中图形化层中具体开口，所述开口对应的所述栅极结构的中心i一侧的所述导电层217和所述栅极结构的端部ii一侧的所述导电层217上的所述第二硬掩膜层218表面，以图形化层为掩膜，刻蚀去除暴露出的第二硬掩膜层218，至暴露出所述栅极结构的中心i一侧的所述导电层217和所述栅极结构的端部ii一侧的所述导电层217的顶部表面，形成所述第一通孔219。
109.在本实施例中，所述第一通孔219暴露出的位置都是后续需要形成接触层(ct)的位置。
110.在本实施例中，所述栅极结构的中心i一侧的所述导电层217和所述栅极结构的端部ii一侧的所述导电层217分别位于所述栅极结构213的两侧。
111.在本实施例中，形成所述第一通孔219之后，去除所述图形化层。
112.在本实施例中，形成所述第一通孔219的工艺为干法刻蚀工艺；在其他实施例中，形成所述第一通孔219的工艺还可为湿法刻蚀工艺。请参考图17至图18，图17和图15的视图方向一致，图18和图16的视图方向一致，在暴露出的所述导电层217的表面、所述第一硬掩膜层215的表面以及所述第二硬掩膜层218的表面形成图形化层220，所述图形化层220具有开口，所述开口暴露出所述栅极结构的中心i上的所述第一硬掩膜层215的顶部表面。
113.在本实施例中，所述图形化层220的材料为光刻胶，采用氟化氪(krf)；其他实施例中，还可以采用氟化氩(arf)。
114.在本实施例中，所述开口还暴露出所述栅极结构的中心i一侧所述导电层217的部分顶部表面，即暴露出在所述栅极结构的中心i一侧的所述导电层217上的部分所述第一通孔219。
115.请参考图19，图19与图17的视图方向一致，以所述图形化层220为掩膜，刻蚀去除所述栅极结构的中心i上的所述第一硬掩膜层215，至暴露出所述栅极结构的中心i的顶部表面。
116.在本实施例中，刻蚀去除所述第一硬掩膜层215的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺或者湿法刻蚀工艺与干法刻蚀工艺相结合的工艺。
117.在本实施例中，暴露出所述栅极结构213的中心i的顶部表面。
118.在本实施例中，在去除暴露出的所述第一硬掩膜层215的过程中，同时去除所述栅极结构213的中心i一侧的部分所述侧墙209。
119.请参考图20和图21，图20与图19的视图方向一致，图21与图18的视图方向一致，去除所述图形化层220，在所述栅极结构的中心i以及位于所述栅极结构的中心i一侧的所述导电层的217顶部表面上形成所述通孔221。
120.在本实施例中，形成去除所述图形化层220的工艺为灰化工艺；在其他实施例中，去除所述图形化层220的工艺还可为湿法刻蚀工艺。
121.在本实施例中，在所述栅极结构的中心i以及位于所述栅极结构的中心i一侧的所述导电层的217顶部表面上形成所述通孔221，同时在所述栅极结构的端部ii一侧的所述导电层217顶部表面上形成所述第一通孔219，所述第一通孔219和所述通孔221的形成位置是后续形成第一接触层(ct)的位置。
122.在本实施例中，所述通孔221同时暴露出所述栅极结构的中心i的顶部表面以及位于所述栅极结构的中心i一侧的所述导电层的217顶部表面，便于后续形成连接层的过程中，在栅极结构的中心i处，实现所述栅极结构213与所述导电层217之间的内互联，从而可以适用不同版图的设计(比如sram结构)，简化图形设计的复杂度。
123.请参考图22和图23，图22与图20的视图方向一致，图23与图21的视图方向一致，在暴露出的所述栅极结构的中心i的顶部表面和所述栅极结构的中心i一侧的所述导电层217的顶部表面形成连接层222，所述连接层222将所述栅极结构213的中心i与所述栅极结构213的中心i一侧的所述导电层217连接在一起。
124.在本实施例中，还包括：在所述第一通孔219内形成所述连接层222，即同时在所述栅极结构的端部ii一侧的所述导电层217的顶部表面形成所述连接层222。
125.在其他实施例中，还可不在所述第一通孔219内形成所述连接层222，即不在所述
栅极结构的端部ii一侧的所述导电层217的顶部表面形成所述连接层222。
126.所述连接层222的材料为金属材料。
127.在本实施例中，所述连接层222的材料为钨(w)；在其他实施例中，所述连接层222的材料还可为铜、银、铝或者钛等，根据实际的需要进行设计即可。
128.在本实施例中，采用选择性生长工艺形成所述连接层222；在其他实施例中，还可采用原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺形成所述连接层222。
129.在本实施例中，采用选择性生长工艺形成所述连接层222的原因在于：首先采用选择性生长的方法形成所述连接层222，保证形成的所述连接层222内部致密，内部不会有孔洞缺点，从而保证形成的半导体器件的性能；同时所述连接层222在栅极结构的中心i处，实现所述栅极结构213与所述导电层217之间的内互联，从而可以适用不同版图的设计(比如sram结构)，简化图形设计的复杂度。
130.请参考图24和图25，图24与图22的视图方向一致，图25与图23的视图方向一致，在所述连接层222上、所述第一硬掩膜层215、所述第二硬掩膜层218上形成第一介质层223。
131.在本实施例中，形成所述第一介质层223的工艺为化学气相沉积工艺；在其他实施例中，形成所述第一介质层223的工艺还可为物理气相沉积工艺或原子层沉积工艺。
132.在本实施例中，所述第一介质层223的材料包括氮化硅、氧化硅等。
133.在本实施例中，形成所述第一介质层223的步骤包括：在所述连接层222上、所述第一硬掩膜层215、所述第二硬掩膜层218上形成初始第一介质层材料，对所述初始第一介质层材料进行平坦化，至表面平坦化，形成所述第一介质层223。
134.所述第一介质层223的介电常数(k)优选的是小于2.5。
135.请参考图26和图27，图26与图24的视图方向一致，图27与图25的视图方向一致，刻蚀所述第一介质层223，形成第二通孔224，所述第二通孔224的底部暴露出所述连接层222的顶部表面。
136.在本实施例中，在形成所述第二通孔224的过程中，只需要一张光罩就可以同时在需要形成的位置上形成对应的所述第二通孔224，所述第二通孔224为后续形成第一接触层提供空间，替代了传统多次光罩分别在在所述栅极结构的中心i上和所述栅极结构的中心i一侧的所述导电层217上分别形成通孔的过程中，这样避免了多次光罩出现对不准的问题，解决光罩覆盖(overlay)的问题，一次光罩即可形成所有需要的所述第二通孔224，简化了工艺的流程，且提高图形的准确性。
137.在本实施例中，所述第二通孔224为后续形成第一接触层提供空间。
138.在本实施例中，所述第二通孔224的形成工艺为干法刻蚀工艺。
139.请参考图28至图30，图28是图30在a-a的剖面图，图29是图30在b-b的剖面图，图30是图28和图29的俯视图，在所述第二通孔224内形成第一接触层225。
140.在本实施例中，所述第一接触层225位于所述栅极结构的中心i的所述连接层222的顶部表面，用于实现所述栅极结构的中心i的所述栅极结构213和所述导电层217与外部的电连接。
141.在本实施例中，所述第一接触层225还位于所述栅极结构的端部ii一侧的所述导电层217顶部上的所述连接层222的顶部表面，用于实现所述栅极结构的端部ii一侧的所述导电层217与外部的电连接。
142.所述第一接触层225的材料为金属材料，所述金属材料包括钨、铜、铝、钛、镍或钴等。
143.在本实施例中，所述第一接触层225包括位于所述栅极结构的中心i的所述连接层222的顶部表面的第一子接触层和位于所述栅极结构的端部ii一侧的所述导电层217顶部上的所述连接层222的顶部表面的所述第二子接触层，所述第一子接触层和所述第二子接触层都用的所述第一接触层225表示。
144.相应的，本发明还提供一种半导体器件，基底200；栅极结构213，位于所述基底200上；第一硬掩膜层215，位于所述栅极结构的顶部表面；导电层217，位于所述基底200上，且位于所述栅极结构213的两侧；第二硬掩膜层218，位于所述导电层217的顶部表面；通孔221，位于所述第一硬掩膜层215和所述第二硬掩膜层218内，底部同时暴露出所述栅极结构213的中心i顶部表面和所述栅极结构213的中心i一侧的所述导电层217的顶部表面；第一通孔219，位于所述栅极结构213的端部ii一侧的所述导电层217的顶部表面；连接层222，位于所述通孔221和所述第一通孔219内,将所述栅极结构213的中心i与所述栅极结构213的中心i一侧的所述导电层217连接在一起；第一介质层223，位于所述连接层222、所述第一硬掩膜层215以及所述第二硬掩膜层218上；第二通孔224，位于所述第一介质层223内且底部暴露出所述连接层222的顶部表面；第一接触层225，位于所述第二通孔224内。
145.在本实施例中，所述通孔221同时暴露出所述栅极结构213的中心i的顶部表面以及位于所述栅极结构213的中心i一侧的所述导电层的217顶部表面，所述连接层222形成在所述通孔221内，实现所述栅极结构213的中心i与所述栅极结构213的中心i一侧的所述导电层217之间的内互联，从而可以适用不同版图的设计(比如sram结构)，简化图形设计的复杂度。
146.在本实施例中，第二通孔224，位于所述第一介质层223内且底部暴露出所述连接层222的顶部表面，只需要一张光罩就可以同时在需要形成的位置上形成对应的所述第二通孔224，所述第二通孔224为后续形成第一接触层提供空间，替代了传统多次光罩分别在在所述栅极结构的中心i上和所述栅极结构的中心i一侧的所述导电层217上分别形成通孔的过程中，这样避免了多次光罩出现对不准的问题，解决光罩覆盖(overlay)的问题，一次光罩即可形成所有需要的所述第二通孔224，简化了工艺的流程，且提高图形的准确性。
147.所述连接层222的材料为金属材料。
148.在本实施例中，所述连接层222的为钨(w)；在其他实施例中，所述连接层222的材料还可为铜、银、铝或者钛等，根据实际的需要进行设计即可。
149.所述第一接触层225的材料为金属材料，所述金属材料包括钨、铜、铝、钛、镍或钴等。
150.第二实施例
151.本实施例与第一实施的差别在于，形成连接层之后的过程不同，从提供基底至形成连接层的过程请参考图4至图23，形成连接层之后的步骤请参考图31至图35。
152.请参考图31和图32，图31与图24的视图方向一致，图32与图25的视图方向一致，在所述连接层222上、所述第一硬掩膜层215、所述第二硬掩膜层218上形成第二介质层226。
153.在本实施例中，所述第二介质层226的材料为碳化硅、氮化硅，氮氧化硅等。
154.请参考图33，图33与图32的视图方向一致，刻蚀所述第二介质层226，形成第三通
孔227，所述第三通孔227的底部暴露出所述栅极结构213的端部ii一侧的所述导电层217的顶部表面上的所述连接层222的表面。
155.在本实施例中，形成所述第三通孔227的目的在于为后续形成第二接触层提供空间。
156.在本实施例中，形成所述第三通孔227的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺或者湿法刻蚀工艺与干法刻蚀工艺相结合。
157.请参考图34和图35，图34是图35在b-b的剖面图，图35是图34的俯视图，在所述第三通孔227内形成第二接触层228。
158.在本实施例中，所述第二接触层228位于所述栅极结构的端部ii一侧的所述导电层217顶部表面上的所述连接层222的顶部表面，用于实现所述导电层217与外部的电连接。
159.所述第二接触层228的材料为金属材料，所述金属材料包括钨、铜、铝、钛、镍或钴等。
160.在本实施例中，在所述栅极结构的中心i和所述栅极结构的中心i一侧的所述导电层217上形成所述连接层222，所述连接层222实现所述栅极结构的中心i与所述栅极结构213的中心i一侧的所述导电层217之间的内互联，从而可以适用不同的版图设计的需要，比如sram结构，扩大使用范围。
161.相应的，本发明还提供一种半导体器件，包括：基底200；栅极结构213，位于所述基底200上；第一硬掩膜层215，位于位于所述栅极结构213的顶部表面；导电层217，位于所述基底200上，且位于所述栅极结构213的两侧；第二硬掩膜层218，位于所述导电层217的顶部表面；通孔221，通孔，位于所述第一硬掩膜层215和所述第二硬掩膜层218内，底部同时暴露出所述栅极结构213的中心i顶部表面和所述栅极结构213的中心i一侧的所述导电层217的顶部表面；第一通孔219，位于所述栅极结构213的端部ii一侧的所述导电层217的顶部表面；连接层222，位于所述通孔和所述第一通孔219内；第二介质层226，位于所述连接层222、所述第一硬掩膜层215以及所述第二硬掩膜层218上；第三通孔227，位于所述第二介质层226内且底部暴露出所述第一通孔219内的所述连接层222的顶部表面；第二接触层228，位于所述第三通孔227内。
162.在本实施例中，利用所述连接层222实现所述导电层217与栅极结构213之间的互联，这样直接利用连接层222连接到后续形成的金属层m1上，工艺简单，从而适应不同的版图需要。
163.在本实施例中，在所述第三通孔227的形成过程中，由于需要形成接触层(ct)的位置就在所述栅极结构的端部i一侧的所述导电层217顶部的所述连接层222的顶部表面，这样可以用一张光罩就可以在需要的位置上所述第三通孔227，避免了利用多次光罩形成所述第三通孔227，简化工艺的同时避免了多次使用光罩的问题，从而提高形成的半导体器件的质量和生产效率。
164.所述第二接触层228的材料为金属材料，所述金属材料包括钨、铜、铝、钛、镍或钴等。
165.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。