半导体结构及其形成方法与流程

1.本发明有关于一种半导体结构及其形成方法，特别是关于一种能够减少导电层中的缺陷的半导体结构及其形成方法。


背景技术：

2.近年来，因为屏蔽栅极沟槽式(shielded gate trench，sgt)mosfet具有较低的导通电阻(rds_on)，而能显著减少功率消耗的优点，所以sgt-mosfet被广泛应用与研究，并成为高频低压功率组件的主流。
3.而在sgt-mosfet中，经常依据使用者的需求而选择不同的导电材料作为不同电极来配置。一般而言，常见的电极材料包括金属、多晶硅、导电金属氧化物等。然而，由于sgt-mosfet中具有沟槽结构，因此填充电极材料时会受到沟槽结构本身的形状、沟槽的深宽比、及/或电极材料的种类所致的缺陷，影响被形成的电极的电性特征。进一步来说，甚至会影响整体sgt-mosfet的电性特征及可靠性。
4.因此，虽然现存的半导体结构及其形成方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于进一步加工后可做为sgt-mosfet的半导体结构及其形成方法仍有一些问题需要克服。


技术实现要素：

5.鉴于上述问题，本发明通过回蚀(etch back)导电材料；刻蚀介电层的一部分；以及再次填入导电材料的至少两阶段式形成步骤，减少或避免产生在被形成的导电结构中的缺陷，来获得具有更优良的电性特征及可靠性的半导体结构。
6.本发明提供一种半导体结构的形成方法。形成凹槽在基板上。凹槽具有侧表面与底表面。形成第一介电层于凹槽的侧表面与底表面、以及基板上，以使第一介电层具有沟槽。填充第一导电材料于沟槽中。回蚀第一导电材料，以形成第一导电层并暴露位于凹槽的侧表面上的第一介电层的一部分。刻蚀第一介电层，使得位于凹槽的侧表面上的第一介电层的上述部分具有沿着远离凹槽的底表面的方向变小的宽度。填充第二导电材料于沟槽中，以形成在第一导电层上的第二导电层。
7.本发明另提供一种半导体结构。半导体结构包括基板、第一介电层、屏蔽电极、第二介电层、栅极电极、以及源极电极。基板具有凹槽。凹槽包括第一凹槽及第二凹槽。第一介电层设置于第一凹槽的侧表面及底表面上、以及第二凹槽的侧表面及底表面上，且具有对应于第一凹槽的第一沟槽、以及对应于第二凹槽的第二沟槽。屏蔽电极设置于第一沟槽中。第二介电层设置于第一沟槽中且于屏蔽电极上。栅极电极设置于第一沟槽中且于第二介电层上。源极电极设置于第二沟槽中。其中，位于第二凹槽的侧表面上的第一介电层的一部分具有沿着远离第二凹槽的底表面的方向变小的宽度。
8.本发明提供的半导体结构可应用于多种类型的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
9.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
10.图1至图9是根据本发明的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图；及
11.图10至图19是根据本发明的一些实施例，绘示出基于图9所示的半导体结构，在各个阶段形成本发明的一些实施例的sgt-mosfet的剖面示意图。
12.附图标记说明：
13.1：半导体结构
14.100：基板
15.101：图案化硬掩模
16.110：第一掺杂区
17.120：第二掺杂区
18.120：凹槽
19.121：第一凹槽
20.122：第二凹槽
21.200：第一介电层
22.210、220：子介电层
23.300：第一导电材料
24.310、320：第一导电层
25.400：第二导电材料
26.410、420：第二导电层
27.430：光阻层
28.500：第二介电层
29.600：第三导电材料
30.610：第三导电层
31.700：第三介电层
32.701：通孔材料
33.710、720、730：接触插塞
34.800：金属层
35.ct：接触通孔
36.ild：层间介电层
37.l1：第一深度
38.l2：第二深度
39.l3：第三深度
40.l4：第四深度
41.op：开口
42.t：沟槽
43.t1：第一沟槽
44.t2：第二沟槽
45.w1：第一宽度
46.w2：第二宽度
47.w3：第三宽度
48.w4：第四宽度
49.w5：第五宽度
具体实施方式
50.以下本发明提供了很多不同的实施例或范例，用于实施所提供的半导体结构的不同组件。各组件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一组件形成在第二组件之上，可能包括第一和第二组件直接接触的实施例，也可能包括额外的组件形成在第一和第二组件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
51.在不同图式及说明的实施例中，相同或相似的组件符号被用来标明相同或相似的组件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
52.图1至图9是根据本发明的一些实施例，说明在各个阶段形成半导体结构1的剖面示意图。
53.如图1所示，提供半导体结构的基板100，且设置图案化硬掩模101于基板100上。基板100可为晶圆，例如为硅晶圆。基板100可为块材(bulk)半导体、或绝缘上覆半导体(semiconductor-on-insulation，soi)基板。一般而言，绝缘上覆半导体基板包括形成在绝缘层上的一层半导体材料。绝缘层例如为埋置氧化(buried oxide，box)层、氧化硅层或类似的材料，其提供绝缘层在硅或玻璃基板上。其他的基板种类则包括例如为多重层或梯度(gradient)基板。
54.基板100可为元素半导体，其包括硅(silicon)、锗(germanium)；基板100亦可为化合物半导体，其包括：举例而言，碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但不限于此；基板100亦可为合金半导体，其包括：举例而言，sige、gaasp、alinas、algaas、gainas、gainp及/或gainasp或其任意组合，但不限于此。
55.基板100可选择性地包括外延层(未显示)及/或半导体层(未显示)。或者，半导体层可于后续步骤中以离子布植的方式形成。外延层可包括硅、锗、硅与锗、iii-v族化合物或上述的组合。上述外延层可通过外延成长(epitaxial growth)工艺形成。
56.在一些实施例，基板100及外延层具有第一导电型态，且半导体层具有不同于第一导电型态的第二导电型态。举例而言，若基板100及外延层具有的第一导电型态为n型，则半导体层具有的第二导电型态为p型；反之，若基板100及外延层具有的第一导电型态为p型，
则半导体层具有的第二导电型态为n型。第一导电型态与第二导电型态可依据需求调整，同时，掺杂浓度、掺杂深度及掺杂区域大小亦可依据需求调整。
57.根据用户的不同需求，图案化硬掩模101可具有对应于后续形成于基板100上的凹槽的形状。图案化硬掩模101可暴露出基板100的顶表面的一部分。图案化硬掩模101可包括氧化物、氮化物或其组合。在一些实施例中，氧化物层可包括：举例而言，由四乙氧基硅烷(tetraethyl orthosilicate，teos)作为前驱物的氧化物或其他适合的氧化物。氮化物可包括氮化硅(sin)、氮氧化硅(sion)、氮化钛(tin)、氮化钽(tan)、或其他适合的氮化物。可理解的是，能够依据工艺条件搭配适合的硬掩模材料，因此本发明的实施例并不限于此。
58.在一些实施例中，图案化硬掩模层101为氧化物。在一些实施例中，在基板100上形成图案化硬掩模层101的步骤可进一步包括：沉积作为硬掩模层的氧化物层于基板100上：形成光阻层于氧化物层上；依照需求对光阻层进行曝光，以获得图案化光阻层；使用图案化光阻层作为刻蚀掩模，刻蚀氧化物层来形成图案化氧化物层；以及移除图案化光阻层，以获得在基板100上的图案化硬掩模层101。上述氧化物层可通过化学气相沉积(chemical vapor deposition，cvd)沉积、或其他合适的工艺而得。而上述光阻层则可使用灰化(ashing)及/或湿式去除(wet strip)工艺来移除。
59.如图2所示，使用图案化硬掩模层101作为刻蚀掩模，并刻蚀基板100，以形成在基板100上的凹槽120。在一些实施例中，后续形成的电极设置于凹槽120中，也就是说，电极的设置位置对应于凹槽120的位置。在一些实施例中，根据图案化硬掩模层101的开口的形状，凹槽120可提供为多个。在一些实施例中，凹槽120可包括第一凹槽121与第二凹槽122。在一些实施例中，后续形成的sgt-mosfet中的屏蔽电极与栅极电极可对应于第一凹槽121设置，且后续形成的sgt-mosfet中的源极电极可对应于第二凹槽122设置。
60.为使便于说明后续形成的sgt-mosfet中的屏蔽电极、栅极电极、以及源极电极的相对设置，在下文中，以凹槽120包括第一凹槽121与第二凹槽122的情况进行详细叙述，然而本发明不限于此。也就是说，第一凹槽121与第二凹槽122可在相同工艺中同时形成，因此可同时形成屏蔽电极与源极电极；或者，第一凹槽121与第二凹槽122之两者可在不同的工艺中先后形成，因此屏蔽电极与源极电极可在不同工艺中先后形成。
61.另外，还须说明的是，为使便于理解，在下文中，以第一凹槽121与第二凹槽122的形状、深度、以及宽度皆为相同的情况进行详细叙述并示于图式中，然而本发明不限于此。也就是说，根据实际需求，第一凹槽121与第二凹槽122的形状、深度、以及宽度可为实质上不同。
62.如图3所示，移除图案化硬掩模层101。可通过执行刻蚀工艺或其他合适的工艺来移除图案化硬掩模层101。刻蚀工艺可包括干式刻蚀、或湿式刻蚀、或其他合适的刻蚀方式。干式刻蚀可包括但不限于等离子体刻蚀、无等离子体气体刻蚀、溅射刻蚀(sputter etching)、离子研磨(ion milling)、反应离子刻蚀(reactive ion etching，rie)。湿式刻蚀可包括但不限于使用酸性溶液、碱性溶液或是溶剂来移除待移除结构的至少一部分。此外，刻蚀工艺也可以是纯化学刻蚀、纯物理刻蚀、或其任意组合。
63.如图3所示，形成于基板100中的第一凹槽121具有第一深度l1及第一宽度w1，且第二凹槽122具有与第一凹槽121实质上相同的深度及宽度。第一凹槽121具有侧表面及底表面，第二凹槽122亦具有侧表面及底表面。
64.如图4所示，顺应性地(conformally)，亦即共形地形成第一介电层200于凹槽120的侧表面上、底表面上、以及基板100的一部分上，以使第一介电层200具有沟槽t。由于凹槽120可包括第一凹槽121及第二凹槽122，因此第一介电层200可包括对应于第一凹槽121的子介电层210、以及对应于第二凹槽122的子介电层220。且因为第一介电层200包括子介电层210及子介电层220，因此沟槽t可包括对应于子介电层210的第一沟槽t1及对应于子介电层220的第二沟槽t2。
65.在一些实施例中，第一介电层200可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。高介电常数介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。举例而言，高介电常数介电材料可为lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfo2、hfo3、hfzro、hflao、hfsio、hfsion、lasio、alsio、hftao、hftio、hftatio、hfalon、(ba，sr)tio3(bst)、al2o3、其它适合的介电材料、或上述组合，但不限于此。在一些实施例中，第一介电层200可包括氧化物。
66.在一些实施例中，第一介电层200可通过cvd或热氧化法(thermal oxidation)形成。cvd可为低压化学气相沉积法(low pressure chemical vapor deposition，lpcvd)、低温化学气相沉积法(low temperature chemical vapor deposition，ltcvd)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition，rtcvd)、pecvd、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ald)或其它合适的cvd工艺。在一些实施例中，第一介电层200通过在炉管中进行热氧化法形成。
67.详细而言，第一介电层200可包括顺应性地形成于第一凹槽121上的子介电层210、以及顺应性地形成于第二凹槽122上的子介电层220。子介电层210设置于第一凹槽121的侧表面及底表面上，因此子介电层210具有第一沟槽t1。子介电层220设置于第二凹槽122的侧表面及底表面上，因此子介电层220具有第二沟槽t2。如第4图所示，第一沟槽t1具有第二深度l2及第二宽度w2，且第二沟槽t2具有与第一沟槽t1实质上相同的深度及宽度。在一些实施例中，由于第一介电层200具有特定的厚度，因此第一沟槽t1的第二深度l2小于第一凹槽121的第一深度l1，且第一沟槽t1的第二宽度w2小于第一凹槽121的第一宽度w1。
68.也就是说，搭配如图3所示和图4所示，由于第一介电层200的一部分形成于凹槽120中，因此在凹槽120中尚未形成有第一介电层200时，凹槽120的深宽比(aspect ratio)为第一深度l1与第一宽度w1的比值。然而，在凹槽120中形成有第一介电层200之后，第一介电层200具有的沟槽t的深宽比为第二深度l2与第二宽度w2。因此，在第一沟槽t1的第二深度l2小于第一凹槽121的第一深度l1，且第一沟槽t1的第二宽度w2小于第一凹槽121的第一宽度w1的情况下，形成第一介电层200之后，增加了深宽比。然而，当待填充的沟槽、凹槽、凹洞、凹部、或其类似结构具有较大的深宽比时，诸如导电材料的填充材料难以均匀的被填充于上述结构中，可能会产生在导电材料本体中的空隙、孔洞、接缝缺陷(seam defect)、和/或在导电材料表面处的凹陷部(recess)等不良结构，致使半导体结构中的导电结构的电性特征劣化，而降低后续形成的sgt-mosfet的可靠性。
69.为了减少或预防填充步骤，也就是形成导电结构的工艺中产生的不良导电结构，本发明的一些实施例通过多阶段形成工艺，举例而言，至少两阶段式形成工艺，减少被形成
的导电结构中的不良结构，来获得具有更优良的电性特征及可靠性的半导体结构。在下文中，如图5至图9所示，详细说明本发明的一些实施例的通过回蚀(etch back)第一导电层；刻蚀第一介电层的一部分；以及在第一导电层上形成第二导电层的两阶段式形成工艺。
70.如图5所示，填充第一导电材料300于沟槽t中。也就是说，以第一导电材料300将第一沟槽t1及第二沟槽t2填满，获得设置于第一沟槽t1及第二沟槽t2中的第一导电层。上述第一导电材料300可包括多晶硅(polycrystalline silicon)、金属、金属氮化物、导电金属氧化物、或其他合适的材料。在一些实施例中，第一导电材料300可为多晶硅。填充第一导电材料300的方法可包括：cvd、溅镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积工艺，但不限于此。在一些实施例中，填充第一导电材料300的方式为原位(in-situ)沉积。
71.在一些实施例中，当第一导电材料300为多晶硅时，在对应于沟槽t的中心轴线处，第一导电材料300的表面可能会产生凹陷部，且在沟槽t中的第一导电材料300本身可能会具有如图5绘示的虚线所示的接缝缺陷。在一些实施例中，以剖面图观察时，第一导电材料300的表面可能产生的凹陷部具有v型(v shape)形状、u型形状(ushape)、圆弧型形状(round shape)、或其他不规则的凹陷形状。
72.接着，如图6所示，回蚀第一导电材料300，直至暴露第一介电层200的顶表面，以形成设置于第一沟槽t1中的第一导电层310、以及设置于第二沟槽t2中的第一导电层320。在一些实施例中，第一导电层310的顶表面低于子介电层210的顶表面，且第一导电层320的顶表面低于子介电层220的顶表面。在一些实施例中，由于回蚀第一导电材料300，因此会暴露位于凹槽120的侧表面上的第一介电层200的一部分，并形成位于沟槽t上部的开口op。回蚀第一导电材料300的深度影响被暴露出的第一介电层200的上述部分的尺寸。开口op的宽度可实质上与沟槽t的第二宽度w2相同。当回蚀第一导电材料300的深度越深，也就是第一导电层310及320的长度越短时，被暴露出的第一介电层200的上述部分的尺寸越大。在一些实施例中，即使已经对第一导电材料300进行回蚀，然而在对应于沟槽t的中心轴线处，经回蚀的第一导电材料300的表面仍会产生凹陷部，且在沟槽t中的第一导电材料300本身仍具有接缝缺陷。
73.在一些实施例中，由于回蚀第一导电材料300的深度会影响位于第一导电层310及320之上的待填充区域的深宽比，因此能够通过适当地回蚀第一导电材料300，来减少在第一导电层310及320之上的待填充区域的深宽比。在一些实施例中，以第三深度l3回蚀第一导电材料300，因此，经暴露的位于凹槽120的侧表面上的第一介电层200的一部分的深度实质上为第三深度l3。其中，第三深度l3与第二深度l2的比值可为1/2～1/7。较佳地，第三深度l3与第二深度l2的比值可为2/5～1/7；更佳地，第三深度l3与第二深度l2的比值可为1/3～1/7。在一些实施例中，第三深度l3与第二深度l2的比值可为1/2～1/7之间的任意数值范围。若第三深度l3与第二深度l2的比值过大，代表回蚀深度过深时，在第一导电层310及320之上待填充区域的深宽比，亦即第三深度l3与第二宽度w2的比值仍然会太大，致使接缝缺陷和/或凹陷会再次出现在待填充区域。若第三深度l3与第二深度l2的比值过小，代表回蚀深度过浅时，难以有效消除或减少在第一导电层310及320本身中的接缝缺陷。另外，须说明的是，在一些实施例中，即使在第一导电层310及320本身中的接缝缺陷未被完全消除，由于本发明的一些实施例的半导体结构及其形成方法能够使得接缝缺陷较为远离后续形成的
sgt-mosfet中的接触插塞，因此，仍能够提升整体半导体结构的电性特征与可靠度。
74.再者，如图7所示，刻蚀第一介电层200，以移除第一介电层200的一部分，而使得位于凹槽120的侧表面上的第一介电层200的上述部分具有沿着远离凹槽120的底表面的方向变小的宽度。刻蚀第一介电层200的工艺可包括干式刻蚀、或湿式刻蚀、或其他合适的刻蚀方式。在一些实施例中，通过湿式刻蚀工艺刻蚀第一介电层200。在一些实施例中，使用缓冲氧化物刻蚀液(boe，buffered oxide etch)作为湿式刻蚀剂。boe包括氢氟酸(hf，fluorhydric acid)、氟化铵(nh4f，ammonium fluoride)、以及水，但不限制于此，可以使用任何能够刻蚀第一介电层200的刻蚀剂。此外，再搭配使用第一导电层310及320作为刻蚀掩模，来进行湿式刻蚀。若在没有作为刻蚀掩模的第一导电层310及320的情况下，可能会难以在上述特定部分处执行湿式刻蚀工艺，因此无法有效地移除第一介电层200的上述部分。
75.接着，在对第一介电层200进行湿式刻蚀工艺后，由于位于凹槽120的侧表面上的第一介电层200的一部分、以及位于基板100的顶表面上的第一介电层200的一部分被湿式刻蚀工艺移除，因此使得第一介电层200的上部的第五宽度w5小于第一介电层200的下部的第四宽度w4，且使得位于开口op上部的第三宽度w3大于位于开口op的下部的第二宽度w2。在一些实施例中，第二宽度w2对应于第四宽度w4，且第三宽度w3对应于第五宽度w5，且能够通过调整湿式刻蚀工艺的刻蚀速率、刻蚀选择性等参数，来改变开口op的形状。在一些实施例中，第三宽度w3与第二宽度w2的比值可为1.1～1.5。对应地，第五宽度w5与第四宽度w4的比值可小于1；较佳地可为0.5～1。当第三宽度w3与第二宽度w2的比值过大时，可能会导致后续形成于沟槽t中的电极的侧壁的绝缘性质不佳，而产生漏电流或短路的问题；然而当第三宽度w3与第二宽度w2的比值过小时，无法显著地将开口op的形状转变为上宽下窄的形状，所以难以提升后续填充第二导电材料的容易性，此外在后续填充的第二导电材料本身中可能仍然会存在接缝缺陷。
76.如图8所示，填充第二导电材料400于沟槽t中，以形成在第一导电层310及320上的第二导电层。在一些实施例中，第一导电材料300与第二导电材料400可为相同或不同。在一些实施例中，第一导电材料300与第二导电材料400为相同，因此经填充的第一导电材料300与第二导电材料400可共同形成导电结构。在一些实施例中，第一导电材料300与第二导电材料400皆为多晶硅，因此尽管先后设置第一导电材料300与第二导电材料400，第一导电材料300与第二导电材料400能被一体化为导电结构。
77.详细而言，由于沟槽t内已经设置有第一导电层310及320，因此在第一导电层310及320之上的待填充区域的深宽比较小，也就是第三深度l3与第二宽度w2的比值小于第二深度l2与第二宽度w2的比值(如图7所示)，因此，进一步填充于沟槽t中的第二导电材料400本身不具有接缝缺陷，而具有良好的电性特征。此外，还能填充第二导电材料400，有效地将第一导电层310及320表面处的凹陷部填满，而使得同时包括第一导电材料300与第二导电材料400的导电结构具有良好的电性特征。
78.如图9所示，通过平坦化第二导电材料400，形成设置于第一导电层310上的第二导电层410、以及设置于第一导电层320上的第二导电层420。在一些实施例中，平坦化工艺可包括化学机械抛光(chemical mechanical polishing，cmp)工艺，但不限于此，以使第二导电层410及420的顶表面与第一介电层200的顶表面实质上为共平面。在一些实施例中，平坦化工艺也可包括回蚀(etch back)的方式，但不限于此，以使第二导电层410及420的顶表面
与第一介电层200的顶表面实质上为共平面。在一些实施例中，虽然采用回蚀(etch back)的方式处理的第二导电材料400的表面仍然可能会具有些微凹陷，然而回蚀(etch back)后产生的些微凹陷已对于整体半导体结构的电性无太大影响。也就是说，通过平坦化第二导电材料400的工艺，能够轻易地消除第二导电材料400的表面存在凹陷部、或凹陷部影响电性的问题，以形成电性良好的第二导电层410及420，进而获得本发明的一些实施例的半导体结构1。
79.在一些实施例中，由于开口op(如图7所示)具有上宽下窄的形状，因此第二导电层410及420具有对应于开口op的形状，换句话说，由于开口op形状对应于第一介电层200的形状，因此第二导电层410及420具有对应第一介电层200的形状。在一些实施例中，第二导电层410及420的顶表面宽度大于底表面的宽度。
80.简言之，在本发明的一些实施例中，通过回蚀第一导电材料300，来调整位于第一导电层310及320之上的待填充区域的深度；通过使用湿式刻蚀工艺移除第一介电层200的一部分，使得开口op具有上宽下窄的形状；以及填充第二导电材料400之两阶段式形成工艺，达到(1)减少经填充的第二导电材料400中的接缝缺陷、(2)形成电性良好的第二导电层410及420、和/或(3)通过被填充的第二导电材料400来填满第一导电层310及320表面处的凹陷部，消除第一导电层310及320的缺陷的优点，因此能够而形成具有良好电性特征的半导体结构1。
81.接着，在获得本发明的一些实施例的半导体结构1后，可执行进一步的工艺来获得具有本发明的半导体结构1的sgt-mosfet。因此，在下文中，详细说明基于半导体结构1的sgt-mosfet结构。
82.需特别说明的是，为使便于说明，以下针对包括设置于第一沟槽t1中的屏蔽电极与栅极电极、以及设置于第二沟槽t2中的源极电极的sgt-mosfet结构进行详细叙述。然而，本发明不限于此。
83.如图10所示，由于第一沟槽t1中的第一导电层310与第二导电层410后续将形成为屏蔽电极，因此需要移除第二导电层410的一部分，以便于设置位于屏蔽电极上的栅极电极。然而，由于第二沟槽t2中的第一导电层320与第二导电层420后续将形成为源极电极，因此可通过设置光阻层430来保护第一导电层320与第二导电层420。所以移除设置于第一沟槽t1中的第二导电层410的一部分，使得第二导电层410的顶表面低于基板100的顶表面，并在第一沟槽t1中留下作为屏蔽电极的导电结构。其中，作为屏蔽电极的导电结构包括第一导电层310及剩余的第二导电层410。可通过执行刻蚀工艺或其他合适的工艺来移除第二导电层410的一部分。此处的刻蚀工艺可包括前述刻蚀工艺中的任意刻蚀工艺。
84.在一些实施例中，移除第二导电层410的一部分直至第二导电层410的顶表面与第一导电层310的顶表面共平面，然而本发明不限于此。在一些实施例中，第二导电层410的顶表面可高于第一导电层310的顶表面，因此须说明的是，只要在移除第二导电层410的一部分之后，剩余的第二导电层410仍能完全填充第一导电层310的表面处的凹陷部，即能消除第一导电层310的缺陷。
85.如图11所示，移除第一介电层200的一部分，也就是移除对应于第一沟槽t1的子介电层210的一部分，使得子介电层210的顶表面平行或低于导电结构的顶表面。在一些实施例中，子介电层210的顶表面低于第二导电层410的顶表面。在一些实施例中，移除光阻层
430，以暴露子介电层220及第二导电层420。
86.如图12所示，顺应性地形成第二介电层500于导电结构上，亦即形成于第二导电层420上。在一些实施例中，第二介电层500的底表面具有对应于子介电层210以及导电结构的形状。在一些实施例中，第二介电层500的底表面可为实质上平坦的表面。在一些实施例中，由于第二导电层420的顶表面高于基板100的顶表面，因此第二介电层500可为阶梯状(step-shape)。在一些实施例中，第二介电层500作为栅极介电层。第二介电层500可为氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)介电材料、或其它任何适合的介电材料、或上述的组合，但不限制于此。在一些实施例中，第二介电层500可包括氧化物。在一些实施例中，第二介电层500与第一介电层200可以相同或不同的工艺形成。
87.如图13所示，填充第三导电材料600，以形成第三导电层610于第二介电层500上。在一些实施例中，类似于图5所示的第一导电材料300，第三导电材料600的表面可能产生凹陷部，然而由于第一凹槽121的深宽比，因此凹陷部可不出现在第一凹槽121中。在一些实施例中，第三导电材料600可与第一导电材料300及第二导电材料400为相同或不同。在一些实施例中，第三导电材料600可为多晶硅。在一些实施例中，第三导电层610作为栅极电极。在一些实施例中，由于第二介电层500顺应性地形成于子介电层210及导电结构上，因此第三导电层610具有朝向导电结构延伸的延伸部，也就是说，第三导电层610的底表面的一部分低于第二导电层410的顶表面。
88.如图14所示，在一实施例中，填充第三导电材料600的工艺可与填充第一导电材料300及第二导电材料400的工艺相同或不同。详细而言，在一些实施例中，可填充第三导电材料600于第二介电层500上，然后进一步执行平坦化工艺，以暴露第二介电层500的顶表面。在一些实施例中，在执行平坦化工艺，诸如：多晶硅回蚀(polysilicon etch back)的工艺期间，刻蚀第二介电层500的一部分，使得第二介电层500的一部分的厚度减少，然而，仍保留第二介电层500而使第二介电层500可不被全部刻蚀。在一些实施例中，通过第二介电层500保护的第一导电层320及第二导电层420可共同作为源极电极。
89.如图15所示，执行平坦化步骤后，第二介电层500的一部分厚度减少，接着，形成第三介电层700于栅极电极与源极电极上。第三介电层700形成于作为栅极电极的第三导电层610上，且第三介电层700形成于作为源极电极的一部分的第二导电层420上，并且第三介电层700与基板100顶表面上的第一介电层200以及第二介电层500形成层间介电(interlayer dielectric)层ild。在一些实施例中，基板100顶表面上的第一介电层200可为子介电层220在基板100顶表面上的一部分。第三介电层700可为氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)介电材料、或其它任何适合的介电材料、或上述的组合，但不限制于此。在一些实施例中，第三介电层700与第二介电层500或第一介电层200可以相同或不同材料形成。在一些实施例中，第三介电层700与第二介电层500或第一介电层200可以相同或不同的工艺形成。
90.如图16所示，为方便后续说明及理解，将第一介电层200、第二介电层500以及第三介电层700仅以层间介电层ild表示，在基板100中形成第一掺杂区110与第二掺杂区120。第二掺杂区120相较于第一掺杂区100更远离基板100的顶表面，也就是第二掺杂区120相较于第一掺杂区100更远离层间介电层ild。形成第一掺杂区110与第二掺杂区120的方式包括：举例而言，离子注入(ion implantation)或扩散(diffusion)工艺来形成，但不限于此。另外，还可通过快速热退火(rapid thermal annealing，rta)工艺来活化被植入的掺质。在一
些实施例中，第一掺杂区110与第二掺杂区120具有相同或不同的导电型态。在一些实施例中，第一掺杂区110与第二掺杂区120具有相同的导电型态。在一些实施例中，基板100具有第一导电型态，第一掺杂区110及第二掺杂区120具有不同于第一导电型态的第二导电型态。举例而言，若基板100具有的第一导电型态为n型，则第一掺杂区110及第二掺杂区120具有的第二导电型态为p型，第一导电型态与第二导电型态可依据需求调整。
91.如图17所示，形成接触通孔ct。接触通孔ct可贯穿层间介电层ild。在一些实施例中，接触通孔ct的底表面低于第三导电层610的顶表面，以确保后续在接触通孔ct中形成的接触插塞与作为栅极电极的第三导电层610、以及共同作为源极电极的第一导电层320及第二导电层420有良好的电性接触。在一些实施例中，接触通孔ct的底表面低于第二导电层420的顶表面。在一些实施例中，接触通孔ct贯穿第一掺杂区110但不贯穿第二掺杂区120。在一些实施例中，第一掺杂区110与第二掺杂区120共同覆盖后续形成的接触插塞。接触通孔ct暴露设置于第三导电层610与第二导电层420的一部分。在另一些实施例中，接触通孔ct的底表面与第三介电层610的顶表面齐平，且接触通孔ct的底表面与第二导电层420的顶表面齐平。
92.在一些实施例中，形成第一掺杂区110与第二掺杂区120的步骤可依需求与形成接触通孔ct的步骤的顺序可依工艺上的需求进行调整，本发明不以此为限。
93.如图18所示，填入通孔材料701于接触通孔ct中，以形成接触插塞710、720及730。在一些实施例中，通孔材料可包括金属材料、导电材料、或其他合适的材料。在一些实施例中，移除层间介电层ild及接触通孔ct上的通孔材料701的一部分，以形成接触插塞710、720及730。如图19所示，接着形成金属层800于层间介电层ild上，使金属层800与接触插塞710、720及730彼此接触，以获得本发明的一些实施例的sgt-mosfet。在一些实施例中，接触插塞710与作为栅极电极的第三导电层610、及金属层800电性连接，且接触插塞720及730与作为源极电极的第一导电层320与第二导电层420、及金属层800电性连接。
94.综上所述，根据本发明的一些实施例，本发明通过两阶段式形成工艺与特定的半导体结构来进一步改善半导体结构的电性特征，相应地提升包括本发明的半导体结构的sgt-mosfet的电性特征与可靠性。举例而言，由于本发明的第一导电层310及第二导电层320表面处的凹陷部及接缝缺陷通过两阶段式形成工艺来改善，因此降低栅极源极漏电流(gate-source leakage)与崩溃(breakdown)的问题，进而改善包括本发明的半导体结构的sgt-mosfet的电性特征与可靠性。此外，由于本发明提供一种包括优良地填充导电材料的步骤的半导体结构之形成方法，因此本发明所述的形成方法能够广泛应用于各种导电材料的填充工艺，并为一种能以简单的步骤形成缺陷较少的电极的形成方法。举例而言，本发明的半导体结构的形成方法可广泛地用于各种填充多晶硅以形成电极的工艺中。
95.应理解的是，尽管本发明实施例仅揭示特定的半导体结构及其制造方法，然而本发明实施例的至少两阶段式形成工艺亦可应用于其它任何需要填充诸如多晶硅的导电材料的半导体结构和/或装置的形成方法中，例如互补式mos(cmos)晶体管、双载子接面晶体管(bjt)、横向扩散型mos(ldmos)晶体管、垂直型mos(vdmos)晶体管、高功率mos晶体管或任何其他类型的晶体管等。
96.虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发
明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。
97.以上概述数个实施例，以便在本发明所属技术领域中技术人员以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他步骤和结构，以达到与在此介绍的实施例相同之目的和/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的步骤和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。