半导体器件的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。


背景技术：

2.金属-氧化物-半导体场效应晶体管(mosfet)是现代集成电路中最重要的元件之一，mosfet的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
3.随着半导体技术的发展，传统的平面式的mosfet对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(fin fet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的mosfet相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
4.随着半导体技术的进一步发展，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种全包围栅极(即：环栅，gate all around，gaa)结构的mosfet，使得用于作为沟道区的体积增加，进一步的增大了gaa结构mosfet的工作电流。
5.然而，现有技术中，gaa结构mosfet的电学性能仍有待提升。


技术实现要素：

6.本发明解决的问题是提供一种半导体器件的形成方法，提高半导体器件的性能。
7.为解决上述问题，本发明提供半导体器件的形成方法，包括：提供衬底，所述衬底上形成有若干分立排布的初始鳍部；在所述衬底上形成隔离结构；在所述初始鳍部的侧壁上以及相邻的所述初始鳍部之间形成连接层；在所述衬底上形成横跨所述初始鳍部以及所述连接层的伪栅极结构，所述伪栅极结构覆盖所述连接层的侧壁以及所述初始鳍部的部分顶部表面；在所述伪栅极结构两侧的所述初始鳍部内形成凹槽，在所述凹槽内形成源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖所述伪栅极结构的侧壁和所述源漏掺杂层，所述介质层的顶部表面与所述伪栅极结构的顶部表面齐平；去除所述伪栅极结构，形成栅极结构。
8.可选的，所述连接层的材料为硅锗、无定形碳或者无定形锗。
9.可选的，所述连接层的形成工艺为化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺或外延生长工艺。
10.可选的，形成所述连接层的步骤包括：在所述衬底上、所述初始鳍部的侧壁和顶部上以及相邻的所述初始鳍部之间形成初始连接层；回刻蚀所述初始连接层，至暴露出所述衬底以及所述初始鳍部的顶部表面，形成所述连接层。
11.可选的，在所述衬底上形成若干分立排布的所述初始鳍部的步骤包括：在所述衬底上形成图形化层；以所述图形化层为掩膜，刻蚀部分厚度的所述衬底，在所述衬底上形成若干分立排布的所述初始鳍部。
12.可选的，在所述衬底上形成若干分立排布的所述初始鳍部的步骤包括：在所述衬底上形成交替层叠的牺牲层膜和沟道层膜，所述沟道层膜位于相邻两层的所述牺牲层膜之间和顶层的所述牺牲层膜上；在顶层的所述沟道层膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述沟道层膜、所述牺牲层膜以及部分厚度的所述衬底，在所述衬底上形成所述初始鳍部，所述初始鳍部包括沿所述衬底表面法线方向交替层叠的牺牲层和沟道层，所述沟道层位于相邻两层所述牺牲层之间和顶层的所述牺牲层上。
13.可选的，去除所述伪栅极结构，形成栅极结构的步骤包括：去除所述伪栅极结构、所述伪栅极结构底部的所述牺牲层以及所述连接层，形成栅极开口和通道，所述通道位于相邻的所述沟道层之间以及所述沟道层与所述衬底之间；在所述栅极开口内以及所述通道内形成栅极结构，所述栅极结构填满所述栅极开口以及所述通道，且包围所述沟道层。
14.可选的，在形成所述连接层之前，还包括：在所述初始鳍部的顶部上形成硬掩膜层。
15.可选的，在形成所述源漏掺杂层之前，还包括：刻蚀所述凹槽侧壁的部分所述牺牲层，在刻蚀后的所述牺牲层的侧壁上形成阻挡层。
16.可选的，所述隔离结构的顶部表面与最底层的所述牺牲层的底部表面齐平。
17.与现有技术相比，本发明的技术方案具有以下优点：
18.在衬底上形成若干分立排布的初始鳍部之后，在初始鳍部的侧壁上以及相邻的初始鳍部之间形成连接层，利用连接层将若干分立排布的初始鳍部连接成一个整体，在衬底上形成横跨初始鳍部以及连接层的伪栅极结构，伪栅极结构覆盖连接层的侧壁以及初始鳍部的部分顶部表面，即伪栅极结构是横跨整个连接好的初始鳍部，而不是分别横跨若干分立排布的初始鳍部，避免了在初始鳍部之间形成伪栅极结构，这样一方面在去除伪栅极结构的过程中便于伪栅极结构的去除，减少伪栅极结构的残留，从而提高形成的栅极结构的质量；另外一方面由于若干个分立排布的初始鳍部被连接成形成一个整体，这样在形成栅极结构侧墙的过程中，不会在初始鳍部之间形成侧墙材料，回刻蚀侧墙材料形成侧墙的过程中降低了栅极结构侧墙的形成难度，提高栅极结构侧墙的形成质量，从而有助于提高最终形成的半导体器件的质量。
附图说明
19.图1至图3是一种图形结构形成过程的结构示意图；
20.图4至图18是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
21.随着半导体器件尺寸的缩小，鳍部与鳍部之间的间距也变得越来越小，但是随着鳍部之间的间距越来越小，在形成gaa结构mosfet的过程中，存在一些难度，具体过程请参考图1至图3。
22.图1至图3是一种半导体器件形成过程的结构示意图。
23.参考图1，提供衬底100，在所述衬底100上形成若干分立排布的初始鳍部，所述初始鳍部包括沿所述衬底100表面法线方向交替层叠的牺牲层101和沟道层102，所述沟道层102位于相邻两层所述牺牲层101之间和顶层的所述牺牲层101上。
24.参考图2，在所述衬底100上形成隔离结构103，所述隔离结构103覆盖所述初始鳍部的部分侧壁，在所述衬底100上形成横跨若干分立排布的所述初始鳍部的伪栅极结构104，所述伪栅极结构104覆盖所述初始鳍部的部分侧壁和部分顶部。
25.参考图3，去除所述伪栅极结构104以及所述伪栅极结构104覆盖的所述牺牲层101，形成栅极结构105，所述栅极结构105包围所述沟道层102的四周。
26.形成伪栅极结构104之后，还包括在伪栅极结构104的侧壁上形成栅极侧墙，之后在所述伪栅极结构104两侧的所述初始鳍部内形成源漏掺杂层等工艺，在这里没有示出。
27.发明人发现，上述方法在形成伪栅极结构104之后，去除伪栅极结构形成栅极结构105的过程中，一方面由于初始鳍部之间的间距较小，在去除伪栅极结构的过程中容易造成伪栅极结构的残留；同时由于初始鳍部之间的间距减小，使得栅极侧墙在形成过程中的难度加大；另外一方面，由于初始鳍部之间的间距不同，导致在形成隔离结构的过程中，初始鳍部能够承受的应力是不同的，就会导致部分初始鳍部的弯曲，从而影响最终形成的半导体器件的质量和性能。
28.发明人研究发现，在衬底上形成若干分立排布的初始鳍部之后，在初始鳍部的侧壁上以及相邻的初始鳍部之间形成连接层，利用连接层将若干分立排布的初始鳍部，连接成具有一个宽度的鳍部，这样一方面在后续形成栅极结构的过程中便于伪栅极结构的去除，减少伪栅极结构的残留，从而提高形成的栅极结构的质量；另外一方面由于若干个分立排布的初始鳍部被连接成形成一个宽度的鳍部，这样在形成栅极结构侧墙的过程中，降低了栅极结构侧墙的形成难度，提高栅极结构侧墙的形成质量，从而有助于提高最终形成的半导体器件的质量。
29.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
30.图4至图18是本发明一实施例中半导体器件形成过程的结构示意图。
31.请参考图4，提供衬底200。
32.在本实施例中，所述衬底200采用的材料为单晶硅。
33.在其他实施例中，所述衬底200还可以为多晶硅或非晶硅。在其它实施例中，所述衬底200的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(soi)、绝缘体上锗(goi)等半导体材料，或者
ⅲ-ⅴ
族元素构成的多元半导体材料，包括：inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
34.请参考图5和图6，图5是图6的俯视图，图6是图5中沿a-a线的截面示意图，在所述衬底200上形成若干平行排布的初始鳍部，所述初始鳍部包括若干层沿所述衬底200表面法线方向重叠的牺牲层201、以及位于相邻两层所述牺牲层201之间的沟道层202。
35.在图5和图6的示意中，所述鳍部的数量为三个；所述牺牲层201的层数为三层；所述沟道层202的层数为三层。
36.在本实施例中，在所述衬底200上形成若干分立排布的所述初始鳍部的步骤包括：在所述衬底上形成交替层叠的牺牲层膜(图中未示出)和沟道层膜(图中未示出)，所述沟道
层膜位于相邻两层的所述牺牲层膜之间和顶层的所述牺牲层膜上；在顶层的所述沟道层膜上形成图形化层(图中未示出)，以所述图形化层为掩膜，刻蚀所述沟道层膜、所述牺牲层膜以及部分厚度的所述衬底，在所述衬底上形成所述初始鳍部，所述初始鳍部包括若干层沿所述衬底200表面法线方向重叠的牺牲层201、以及位于相邻两层所述牺牲层201之间以及顶层的所述牺牲层201上的所述沟道层202。
37.在本实施例中，采用在所述衬底上形成交替层叠的牺牲层膜和沟道层膜，在顶层的所述沟道层膜上形成图形化层，以所述图形化层为掩膜，刻蚀所述沟道层膜、所述牺牲层膜以及部分厚度的所述衬底，在所述衬底上形成所述初始鳍部，使得所述初始鳍部包括所述牺牲层201和沟道层202的目的在于：后续形成栅极结构的过程中，所述牺牲层201是需要被去除掉，从而栅极结构能够占据所述牺牲层201的位置，这样栅极结构能够包围在所述沟道层202的四周侧壁上，这样可以使得栅极结构的有效宽度和对所述沟道层202的控制能力得到增强，从而有助于提高形成的半导体器件的质量。
38.在其他实施例中，在所述衬底200上形成若干平行排布的初始鳍部的步骤包括：在所述衬底上形成图形化层；以所述图形化层为掩膜，刻蚀部分厚度的所述衬底，在所述衬底上形成若干分立排布的所述初始鳍部。
39.在本实施例中，所述牺牲层201和所述沟道层202的材料不同。其目的是在后续形成栅极结构时，需要将所述牺牲层201去除，因此通过采用不同材料的所述牺牲层201和所述沟道层202具有较大的刻蚀选择比，减小在去除所述牺牲层201的过程中对所述沟道层202的损伤。
40.在本实施例中，所述牺牲层201的材料为硅锗；所述沟道层202的材料为单晶硅。
41.在其他实施例中，所述牺牲层201和所述沟道层202的材料还可采用碳化硅或者砷化镓或者砷化铟镓或者iii-v半导体材料。
42.在本实施例中，采用外延生长工艺形成鳍部牺牲材料膜，所述外延生长的工艺参数包括：采用的气体包括氢气(h2)、氯化氢(hcl)气体、dcs气体、geh4气体以及b2h6气体，其中所述氢气(h2)的气体流量为10～3000sccm；所述氯化氢(hcl)气体的气体流量为10～200sccm；所述dcs气体的气体流量为20～2000sccm；所述geh4的气体流量为10～500sccm；所述b2h6气体的气体流量为5～600sccm；温度范围为600～850℃，压力范围为8～300毫托。
43.在本实施例中，采用外延生长工艺形成初始沟道材料膜，所述外延生长的工艺参数包括：采用的气体包括氢气(h2)、氯化氢(hcl)气体、dcs气体、sih4气体以及b2h6气体；其中，所述氢气(h2)的气体流量为10～3000sccm；所述氯化氢(hcl)气体的气体流量为10～250sccm；所述dcs气体的气体流量为20～2500sccm；所述sih4气体的气体流量为10～700sccm；所述b2h6气体的气体流量为5～400sccm；压力范围8～～300毫托；温度范围为600～850℃。
44.本实施例中，采用外延生长的方式形成鳍部牺牲材料膜以及初始沟道材料膜的原因是，外延生长方式可以获得电导率高的p型和n型材料，从而可以获得的牺牲层和沟道层的完整性好，利于形成质量好的半导体器件。
45.在其他实施例中，还可以采用离子掺杂工艺或者化学气相沉积的方法形成所述鳍部牺牲材料膜以及所述初始沟道材料膜。
46.在本实施例中，在所述衬底200上形成隔离结构203，所述隔离结构203的顶部表面
不高于(即：齐平于或低于)所述衬底200的顶部表面。
47.在本实施例中，所述隔离结构203的顶部表面与最底层的所述牺牲层201的底部表面齐平。
48.在本实施例中，所述隔离结构203的材料采用氮化硅。
49.在其他实施例中，所述隔离结构203的材料还可以包括氧化硅、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等绝缘材料中的一种或多种组合。
50.在本实施例中，所述隔离结构203的作用在于形成电学隔离。
51.在本实施例中，还在所述初始鳍部的顶部表面形成硬掩膜层204。
52.在本实施例中，所述硬掩膜层204的材料为氮化硅；在其他实施例中，所述硬掩膜层204的材料还可为氧化硅、碳化硅等介质材料。
53.在本实施例中，在所述初始鳍部的顶部表面形成所述硬掩膜层204的目的一方面是便于后续对所述初始鳍部的顶部起到保护作用，避免所述初始鳍部在后续的工艺中遭到损伤；另外一方面，由于所述硬掩膜层204的存在，在形成所述初始鳍部的过程中，便于图形的准确传递，从而形成质量高的所述初始鳍部。
54.请参考图7至图8，在所述初始鳍部的侧壁上以及相邻的所述初始鳍部之间形成连接层206。
55.请参考图7，在所述衬底200上、所述初始鳍部的侧壁和顶部上以及相邻的所述初始鳍部之间形成初始连接层205。
56.在本实施例中，所述初始连接层205的材料为硅锗；在其他实施例中，所述初始连接层205的材料还可为无定形碳或者无定形锗。
57.在选择所述初始连接层205的时候，保证所述初始连接层205材料的刻蚀速率与所述牺牲层201材料的刻蚀速率接近，同时所述初始连接层205的刻蚀速率要大于所述沟道层202的刻蚀速率，这样才能保证在去除所述初始连接层205的过程中，对所述沟道层202造成最少的损伤，从而保证沟道的质量。
58.在本实施例中，形成所述初始连接层205的工艺为化学气相沉积工艺；在其他实施例中，形成所述初始连接层205的工艺还可为原子层沉积工艺、物理气相沉积工艺或外延生长工艺等。
59.请参考图8，回刻蚀所述初始连接层205，至暴露出所述衬底200以及所述初始鳍部的顶部表面，形成所述连接层206。
60.在本实施例中，回刻蚀所述初始连接层205，至暴露出所述衬底200以及所述硬掩膜层204的顶部表面，形成所述连接层206。
61.在本实施例中，回刻蚀所述初始连接层205形成所述连接层206的工艺为干法刻蚀工艺；在其他实施例中，回刻蚀所述初始连接层205形成所述连接层206的工艺还可为湿法刻蚀工艺。
62.在本实施例中，选用所述干法刻蚀工艺的原因在于，所述干法刻蚀具有很好的刻蚀方向性，在纵向上的刻蚀速率大于在横向上的刻蚀速率，这样在回刻蚀所述初始连接层205的过程中可以减少在横向上对所述沟道层202的损伤，从而降低对所述沟道层202的损伤。
63.在本实施例中，由于分立排布的所述初始鳍部之间具有所述连接层206，使得分立排布的所述初始鳍部可以看成一个整体，这样使得后续在去除伪栅极结构的过程中，不会存在由于相邻所述初始鳍部之间的间距太小，导致伪栅极结构残留的问题，从而保证了去除伪栅极结构的质量，提高最终形成的栅极结构的质量。
64.在本实施例中，由于所述连接层206将若干分立排布的所述初始鳍部连接成一个整体，这样后续在形成侧墙的过程中，由于所述初始鳍部与所述初始鳍部之间不再有间隙，这样在形成侧墙的过程中，就不会在所述初始鳍部的侧壁上形成侧墙，从而减少了在初始鳍部的侧壁上形成侧墙，同时也减少了侧墙的形成难度，为形成质量好的半导体器件做准备。
65.在本实施例中，形成所述连接层206之后，去除所述硬掩膜层204。
66.请参考图9至图10，图10是图9在a-a剖线的剖面图，请参考图9，在所述衬底200上形成横跨所述初始鳍部以及所述连接层206的伪栅极结构207。
67.在本实施例中，在形成所述伪栅极结构207之前，去除所述初始鳍部顶部的所述硬掩膜层204。
68.在本实施例中，所述伪栅极结构207包括：位于所述连接层206和顶层所述沟道层202上的伪栅介质层208、位于所述伪栅介质层208上的伪栅层209、位于所述伪栅层209上的保护层210。
69.在本实施例中，所述伪栅层209的材料采用硅。
70.在本实施例中，所述保护层210的材料采用氮化硅；在其他实施例中，所述保护层210的材料还可以采用氧化硅、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等绝缘材料中的一种或多种组合。
71.在本实施例中，还包括：在所述伪栅层209与所述保护层210侧壁上形成侧墙211。
72.在本实施例中，所述侧墙211的材料为氮化硅；在其他实施例中，所述侧墙211的材料还可以采用氧化硅、氮氧化硅(sion)、碳化硅(sic)、碳氧化硅(sioc)、碳氮化硅(sicn)、碳氮氧化硅(siocn)、碳氮硼化硅(sicbn)等绝缘材料中的一种或多种组合。
73.在本实施例中，所述侧墙211用于定义后续源漏掺杂层的位置。
74.所述侧墙211的形成方法包括：在所述伪栅介质层208顶部表面、所述伪栅层209侧壁以及所述保护层210侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层210与所述伪栅介质层208顶部表面为止，形成所述侧墙211。
75.所述侧墙材料层的形成工艺可以为化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或热处理等工艺中的一种或多种组合。
76.在本实施例中，所述侧墙材料层的形成工艺采用原子层沉积工艺。
77.在本实施例中，由于在形成所述侧墙211之前，分立排布的所述初始鳍部被所述连接层206连接成一个整体，这样可以避免在所述初始鳍部的侧壁上形成侧墙材料，减少了在所述初始鳍部之间存在的侧墙材料，从而不仅可以降低侧墙形成的难度，且减少了所述初始鳍部上残留的侧墙材料，为形成质量好的半导体器件做准备。
78.请参考图11，图11与图10的视图方向一致，在所述伪栅极结构207两侧的所述初始鳍部内形成凹槽212。
79.在本实施例中，所述凹槽212的作用一方面为后续形成的源漏掺杂层提供空间；另
外一方面为后续刻蚀被所述伪栅极结构207覆盖的所述牺牲层201做准备。
80.刻蚀所述初始鳍部形成所述凹槽212的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
81.在本实施例中，刻蚀所述初始鳍部的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的气体流量为10sccm～1000sccm，ar的气体流量为10sccm～1000sccm。
82.在本实施例中，刻蚀所述初始鳍部形成所述凹槽212，所述凹槽212的底部表面暴露出所述衬底200的顶部表面。
83.请参考图12，刻蚀所述凹槽212侧壁的部分所述牺牲层201，在刻蚀后的所述牺牲层201的侧壁上形成阻挡层213。
84.在本实施例中，所述阻挡层213材料采用低介电常数的材料，包括siocn,sioc、sion中的至少一种。
85.所述阻挡层213的侧壁与所述沟道层202的侧壁齐平。
86.在本实施例中，所述阻挡层213的材料为氮化硅。
87.在本实施例中，所述阻挡层213的形成目的在于，将后续形成的源漏掺杂层与栅极结构之间形成电学隔离，防止两者在使用的过程中发生穿通，从而保证形成的半导体器件的电学性能。
88.请参考图13，在所述凹槽212内形成源漏掺杂层214。
89.在本实施例中，所述源漏掺杂层214的形成工艺包括外延生长工艺；在所述源漏掺杂层214掺杂所述源漏离子的工艺包括原位掺杂工艺。
90.当所述半导体结构为p型器件时，所述源漏掺杂层214的材料包括：硅、锗或硅锗；所述源漏离子为p型离子，所述源漏离子包括硼离子、bf
2-离子或铟离子；当所述半导体结构为n型器件时，所述源漏掺杂层214的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为n型离子，所述源漏离子包括磷离子或砷离子。
91.请参考图14，在所述衬底200上形成介质层215，所述介质层215覆盖所述伪栅极结构207的侧壁和所述源漏掺杂层214，所述介质层215的顶部表面与所述伪栅极结构207的顶部表面齐平。
92.在本实施例中，在形成所述源漏掺杂层214之后，在所述衬底200上和所述隔离结构203上形成介质层215，所述介质层215位于所述侧墙211侧壁且与所述保护层210的顶部表面。
93.在本实施例中，所述介质层215具体形成于所述隔离结构203上，且所述介质层215还覆盖所述源漏掺杂层214。
94.在本实施例中，所述介质层215的形成方法包括：在所述衬底200上和所述隔离结构203上形成初始介质层(未图示)，所述初始介质层覆盖所述保护层210的顶部表面和侧壁表面；平坦化所述初始介质层，直至暴露出所述保护层210的顶部表面为止，形成所述介质层215。
95.在本实施例中，所述介质层215的材料采用氧化硅。
96.请参考图15至图16，图16的视图方向与图9的视图方向相同，图15是图16在a-a剖线的剖面图，去除所述伪栅极结构207以及所述伪栅极结构207底部的所述牺牲层201以及
所述连接层206，形成栅极开口216和通道217，所述通道217位于相邻的所述沟道层202之间以及所述沟道层202与所述衬底200之间。
97.在本实施例中，去除所述伪栅极结构207，在所述介质层219内形成栅极开口216。
98.在本实施例中，去除所述伪栅极结构207的工艺为湿法刻蚀工艺，具体的采用四甲基氢氧化铵(tmah)为刻蚀溶液。
99.在本实施例中，去除所述伪栅结构207形成栅极开口216，暴露出所述伪栅极结构207覆盖的所述牺牲层201以及所述连接层206。
100.在本实施例中，去除所述伪栅极结构207覆盖的所述牺牲层201以及所述连接层206的工艺为湿法刻蚀工艺，具体的工艺参数包括：温度为25℃～300℃，体积百分比为20％～90％的hcl气体。
101.在本实施例中，去除所述伪栅极结构207以及所述伪栅极结构207覆盖的所述牺牲层201以及所述连接层206为后续形成栅极结构做准备。
102.在本实施例中，由于所述连接层206的存在，相邻的所述初始鳍部之间并没有形成所述伪栅极结构207，这样在去除所述伪栅极结构的过程中，不会由于所述初始鳍部之间的间距太小而造成所述伪栅极结构207的残留，从而降低了所述伪栅极结构207的去除难度，且提高了去除所述伪栅极结构207的质量，为形成质量好高的栅极结构做准备。
103.在本实施例中，由于若干分立排布的所述初始鳍部之间通过所述连接层206连接，将多个分立的初始鳍部看成一个整体，不需要考虑所述初始鳍部之间的间距对后续工艺的影响，降低了后续工艺形成的难度，具有很广泛地应用范围，能够更是适应朝着更小尺寸的半导体器件的制造。
104.请参考图17至图18，在所述栅极开口216内以及所述通道217内形成栅极结构218，所述栅极结构218填满所述栅极开口216以及所述通道217，且包围所述沟道层202。
105.在本实施例中，所述栅极结构218包括栅介质层219、位于所述栅介质层上的栅电极层220。
106.在本实施例中，所述栅介质层219为高k介质材料(介电系数k大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝中的至少一种。
107.在本实施例中，所述栅电极层220的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
108.在本实施例中，所述栅极结构218包围所述沟道层202的四周，使得所述栅极结构218对沟道的控制能力增强，保证了所述栅极结构218的最大有效宽度，提升形成的半导体器件的性能。
109.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。