半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体器件中，通常在衬底上形成不同工作电压的器件，例如，低压(lv)器件、高压器件(hv)和中压(mv)器件。
3.随着半导体制程技术的发展，半导体器件的关键尺寸不断缩小，从而导致栅极耗尽效应越来越严重。为了更好地克服栅极耗尽效应等问题，采用高k栅介质层后形成栅电极层(high k last metal gate last)工艺以及替代栅工艺成为了目前常用的工艺。
4.其中，与低压器件相比，高压器件和中压器件的工作电压较高，高压器件和中压器件的尺寸相应较大，因此，高压器件和中压器件仍采用多晶硅栅极，而低压器件采用金属栅极。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一器件的工作电压大于所述第二器件的工作电压，所述第一区域和第二区域的基底上形成有沿第一方向延伸、且由下而上依次堆叠的高k栅介质层、金属阻挡层和多晶硅栅极，所述多晶硅栅极两侧的基底中形成有源漏掺杂区；在所述多晶硅栅极侧部的基底上形成层间介质层，所述层间介质层覆盖所述多晶硅栅极的侧壁；在所述第一区域的所述多晶硅栅极中形成第一沟槽，所述第一沟槽包括沿所述第一方向延伸的竖向沟槽、以及与所述竖向沟槽的端部相连通的横向沟槽，所述横向沟槽沿第二方向延伸，所述第二方向与所述第一方向相垂直；去除所述第二区域的多晶硅栅极，在所述层间介质层中形成栅极开口；在所述第一沟槽和栅极开口中形成金属栅极。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一器件的工作电压大于所述第二器件的工作电压；高k栅介质层，位于所述第一区域和第二区域的所述基底上，所述高k栅介质层沿第一方向延伸；金属阻挡层，位于所述高k栅介质层上；多晶硅栅极，位于所述第一区域的所述金属阻挡层上；金属栅极，位于所述第二区域的所述金属阻挡层上、以及所述多晶硅栅极中，在所述第一区域中，所述金属栅极包括沿所述第一方向延伸的竖向金属栅极、以及与所述竖向金属栅极的端部相连的横向金属栅极，所述横向金属栅极沿第二方向延伸，所述第二方向与所述第一方向相垂直；源漏掺杂区，位于所述多晶硅栅极两侧、以及所述第二区域的金属栅极两侧的基底中。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的形成方法中，基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，第一器件的工作电压大于第二器件的工作电压，并在第一区域的多晶硅栅极中形成第一沟槽，所述第一沟槽包括沿第一方向延伸的竖向沟槽、以及与竖向沟槽的端部相连通的横向沟槽，所述横向沟槽沿第二方向延伸，所述第二方向与第一方向相垂直，因此，在第一沟槽中形成金属栅极后，第一区域的金属栅极不仅形成在横向沟槽中，还形成在竖向沟槽中，与在第一区域的多晶硅栅极中仅形成沿沟道长度(channel length)方向(即第二方向)延伸的金属栅极的方案相比，本发明实施例还在第一区域的多晶硅栅极中形成了沿沟道宽度(channel width)方向(即第一方向)延伸的金属栅极，从而增加了第一区域的金属栅极的截面积，进而降低第一器件的栅极电阻(gate resistance)，相应有利于提高半导体结构的性能。
附图说明
10.图1是一种半导体结构的俯视图；
11.图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.由背景技术可知，目前高压器件和中压器件采用多晶硅栅极，而低压器件采用金属栅极。但是，目前半导体结构的性能不佳。
13.现结合一种半导体结构分析其性能有待提高的原因。参考图1，示出了一种半导体结构的俯视图。
14.以所述半导体结构为高压器件为例，所述半导体结构包括：衬底(未标示)，所述衬底包括有源区(active area，aa)10；高k栅介质层(图未示)，位于所述有源区10的衬底上，所述高k栅介质层还延伸覆盖部分的隔离结构(sti)50，所述高k栅介质层的延伸方向为第一方向(如图1中y方向所示)，与所述第一方向相垂直的方向为第二方向(如图1中x方向所示)；金属阻挡层(图未示)，位于所述高k栅介质层上；多晶硅栅极20，位于所述金属阻挡层上；源漏掺杂区30，位于所述多晶硅栅极20两侧的衬底中；金属栅极40，贯穿隔离结构50上方的多晶硅栅极20，所述金属栅极40沿第二方向延伸。
15.其中，高k栅介质层、金属阻挡层(例如：氮化钛层)和多晶硅栅极20由下而上依次堆叠。
16.中压器件具有与高压器件相类似的结构，为了实现高压器件和中压器件的栅极与外部电路的电连接，在形成低压器件的金属栅极时，使所述金属栅极还形成于高压器件和中压器件的多晶硅栅极中，从而使得高压器件和中压器件通过金属栅极实现与栅极插塞的电连接，进而使栅极插塞与金属阻挡层实现电连接。金属阻挡层具有导电性，在高压器件或中压器件工作时，通过金属阻挡层来控制沟道的开启或关断。
17.但是，由于上述方案通过金属阻挡层来控制沟道的开启或关断，因此，与传统金属栅极或传统多晶硅栅极相比，上述方案会导致高压器件或中压器件的栅极电阻变高。
18.而且，所述衬底包括有源区10，所述衬底上的其余区域作为隔离区，在高压器件和中压器件中，金属栅极通常位于隔离区，且沿第二方向延伸，第二方向与沟道长度方向相
同。但是，随着半导体器件的关键尺寸不断缩小，沟道长度也越来越小，从而导致栅极电阻的进一步增大。
19.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一器件的工作电压大于所述第二器件的工作电压，所述第一区域和第二区域的基底上形成有沿第一方向延伸、且由下而上依次堆叠的高k栅介质层、金属阻挡层和多晶硅栅极，所述多晶硅栅极两侧的基底中形成有源漏掺杂区；在所述多晶硅栅极侧部的基底上形成层间介质层，所述层间介质层覆盖所述多晶硅栅极的侧壁；在所述第一区域的所述多晶硅栅极中形成第一沟槽，所述第一沟槽包括沿所述第一方向延伸的竖向沟槽、以及与所述竖向沟槽的端部相连通的横向沟槽，所述横向沟槽沿第二方向延伸，所述第二方向与所述第一方向相垂直；去除所述第二区域的多晶硅栅极，在所述层间介质层中形成栅极开口；在所述第一沟槽和栅极开口中形成金属栅极。
20.本发明实施例提供的形成方法中，第一区域的金属栅极不仅形成在横向沟槽中，还形成在竖向沟槽中，与在第一区域的多晶硅栅极中仅形成沿沟道长度方向(即第二方向)延伸的金属栅极的方案相比，本发明实施例还在第一区域的多晶硅栅极中形成了沿沟道宽度方向(即第一方向)延伸的金属栅极，从而增加了第一区域的金属栅极的截面积，进而降低第一器件的栅极电阻，相应有利于提高半导体结构的性能。
21.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
22.图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
23.结合参考图2和图3，图2是剖视图，图3是高压器件区的部分俯视图，提供基底100，包括用于形成第一器件的第一区域100k和用于形成第二器件的第二区域100l，第一器件的工作电压大于第二器件的工作电压，所述第一区域100k和第二区域100l的基底100上形成有沿第一方向(如图3中y方向所示)延伸、且由下而上依次堆叠的高k栅介质层230、金属阻挡层220和多晶硅栅极210，所述多晶硅栅极210两侧的基底100中形成有源漏掺杂区240。
24.为了便于图示，图3仅示意了高压器件区100h中的多晶硅栅极210、源漏掺杂区240、第二隔离结构102和接触区250。
25.其中，中压器件区100m的俯视图与高压器件区100h的俯视图相类似，本实施例未示出中压器件区100m的俯视图。
26.所述基底100用于为后续工艺制程提供工艺平台。本实施例中，以所述基底100用于形成平面型场效应晶体管为例，所述基底100为平面型衬底。在其他实施例中，所述基底用于形成鳍式场效应晶体管(finfet)，相应的，所述基底包括衬底以及凸出于衬底的鳍部。
27.本实施例中，所述基底100为硅衬底。在另一些实施例中，所述基底还可以为其他材料类型的衬底。例如，所述基底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
28.本实施例中，所述衬底为p型衬底(psub)，即所述衬底中掺杂有p型离子，p型离子为b离子、ga离子或in离子。
29.本实施例中，基底100包括用于形成第一器件的第一区域100k和用于形成第二器
件的第二区域100l，第一器件的工作电压大于第二器件的工作电压。
30.作为一种示例，第一区域100k包括用于形成中压器件的中压器件区100m、以及用于形成高压器件的高压器件区100h，第二区域100l为用于形成低压器件的低压器件区。其中，低压器件、中压器件和高压器件的工作电压依次递增。
31.例如，低压器件的工作电压小于3v，中压器件的工作电压为3v至10v，高压器件的工作电压大于10v。
32.本实施例中，所述第二区域100l(即低压器件区)和中压器件区100m的基底100中形成有深n型阱(deep n-type well，dnw)区120，所述高压器件区100h的基底100中形成有高压阱(hv well)区110。
33.其中，第二区域100l的深n型阱区120中形成有低压阱(lv well)区130，中压器件区100m的深n型阱区120中形成有中压阱(mv well)区140。所述深n型阱区120用于隔离l所述低压阱(lv wel)区130以及中压阱(mv well)区140与p型衬底，从而减小衬底耦合噪声。
34.阱区中的掺杂离子类型与相对应的mos器件的沟道导电类型相反。以高压器件为例，当高压器件为nmos器件时，高压阱区110中的掺杂离子为p型离子，当高压器件为pmos器件时，高压阱区110中的掺杂离子为n型离子。
35.本实施例中，所述基底100中还形成有第一隔离结构101。
36.具体地，所述第一隔离结构101位于第二区域100l和中压器件区100m的交界处的基底100中、以及所述中压器件区100m和高压器件区100h的交界处的基底100中。
37.第一隔离结构101用于实现相邻器件之间的隔离。本实施例中，所述第一隔离结构101为浅沟槽隔离(shallow trench isolation，sti)，从而使所述第一隔离结构101具有良好的隔离效果。其中，所述第一隔离结构101露出的基底100作为有源区，相应的，所述第一隔离结构101所在的区域为隔离区。例如，如图3所示，图3中的虚线框用于表示有源区的位置。
38.本实施例中，隔离结构101的材料为绝缘材料，绝缘材料包括氧化硅。
39.需要说明的是，在形成第一隔离结构101的过程中，还在所述高压器件区100h的部分基底100中形成第二隔离结构102，从而将所述高压器件区100h的基底100划分为多个有源区。
40.具体地，先在基底100中形成浅沟槽，随后填充所述浅沟槽，以形成位于所述浅沟槽中的第一隔离结构101和第二隔离结构102。
41.第一区域100k和第二区域100l的基底100上形成有沿第一方向延伸、且由下而上依次堆叠的高k栅介质层230、金属阻挡层220和多晶硅栅极210。
42.本实施例中，多晶硅栅极210覆盖有源区的基底100。第二区域100l的多晶硅栅极210用于为后续形成金属栅极占据空间位置。第一区域100k用于形成第一器件，第一器件的工作电压较高，第一器件的尺寸相应较大，因此，后续保留第一区域100k的多晶硅栅极210，从而避免因尺寸较大所引起的金属栅极的顶面凹陷问题。
43.具体地，在高压器件区100h中，多晶硅栅极210和金属阻挡层220还延伸覆盖部分的第二隔离结构102，也就是说，多晶硅栅极210和金属阻挡层220还延伸覆盖部分的隔离区，以便于后续在高压器件区100h中的隔离结构102上方形成金属栅极。
44.同理，在中压器件区100m中，多晶硅栅极210的端部还延伸至部分的隔离区中。
45.本实施例中，多晶硅栅极210的材料为多晶硅。
46.本实施例中，采用后栅(gate last)制程中的先高k(high-k first)工艺形成金属栅极。因此，先在基底100上形成高k栅介质层230以及位于高k栅介质层230上的金属阻挡层220。
47.高k栅介质层230用于构成晶体管的栅介质层，即晶体管的栅介质层包括高k栅介质层230。
48.高k栅介质层230的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层230的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层230的材料为hfo2。
49.金属阻挡层220用于隔离高k栅介质层230和多晶硅栅极210，保护高k栅介质层230，同时在后续刻蚀多晶硅栅极210的过程中，金属阻挡层220作为刻蚀停止层，从而减小高k栅介质层230受损的概率，而且，后续形成金属栅极后，所述金属阻挡层220还用于阻挡金属栅极中的易扩散离子(例如：铝离子)向高k栅介质层230中扩散。此外，金属阻挡层220用于控制器件沟道的开启或关断，因此，金属阻挡层220为导电材料。
50.具体地，金属阻挡层220的材料包括氮化钛(tin)和掺硅的氮化钛(tisin)中的一种或两种。本实施例中，金属阻挡层220的材料为氮化钛。其中，所述金属阻挡层220对晶体管的栅极功函数也具有一定的影响。
51.在实际工艺过程中，通过合理设定所述金属阻挡层220的厚度，从保障所述金属阻挡层220在后续刻蚀多晶硅栅极210的过程中，能够作为刻蚀停止层，同时，所述金属阻挡层220对金属栅极中的易扩散离子的阻挡作用较佳。
52.源漏掺杂区240作为所形成晶体管的源区或漏区。当形成nmos晶体管时，所述源漏掺杂区240中的掺杂离子为n型离子，n型离子为p离子、as离子或sb离子，当形成pmos晶体管时，所述源漏掺杂区240中的掺杂离子为p型离子，p型离子为b离子、ga离子或in离子。
53.本实施例中，在高压器件区100h中，多晶硅栅极210和源漏掺杂区240之间通过第二隔离结构102相隔离。
54.本实施例中，在高压器件区100h中，多晶硅栅极210两侧的基底100中还形成有接触区(pickup)250，所述接触区250环绕第二隔离结构102、源漏掺杂区240和多晶硅栅极210，且所述接触区250和源漏掺杂区240之间通过第二隔离结构102相隔离。
55.本实施例中，多晶硅栅极210的顶部形成有第一硬掩膜层215。
56.第一硬掩膜层215作为形成多晶硅栅极210时的刻蚀掩膜。作为一种示例，第一硬掩膜层215的材料为氮化硅。
57.本实施例中，多晶硅栅极210的侧壁形成有侧墙260。侧墙260用于保护多晶硅栅极210的侧壁，还用于定义源漏掺杂区240的形成位置。
58.侧墙260可以为单层结构或叠层结构，侧墙260的材料可以包括氧化硅、氮化硅、氮氧化硅、氮化硼、氧化铝和氮化铝中的一种或多种。本实施例中，侧墙260为单层结构，所述侧墙260的材料为氮化硅。
59.具体地，侧墙260还覆盖高k栅介质层230、金属阻挡层220以及第一硬掩膜层215的侧壁。
60.继续参考图2，形成保形覆盖基底100、源漏掺杂区240、多晶硅栅极210和第一硬掩膜层215的硅化物阻挡(salicide block，sab)层300，在第一区域100k中，位于多晶硅栅极210顶部上方的硅化物阻挡层300和第一硬掩膜层215作为保护层400。
61.后续通过光刻和刻蚀技术图形化硅化物阻挡层300，以暴露用于形成硅化物(salicide)层的区域。
62.而且，保护层400覆盖第一区域100k的多晶硅栅极210顶部，保护层400用于在后续形成层间介质层的过程中，对第一区域100k的多晶硅栅极210顶部起到保护作用，从而降低第一区域100k的多晶硅栅极210发生顶面凹陷问题的概率。
63.硅化物阻挡层300的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种。本实施例中，所述硅化物阻挡层300的材料为氮化硅。本实施例中，采用原子层沉积工艺或化学气相沉积工艺形成所述硅化物阻挡层300。
64.需要说明的是，硅化物阻挡层300的厚度不宜过小，也不宜过大。如果硅化物阻挡层300的厚度过小，相应会导致保护层400的厚度过小，从而降低保护层400对第一区域100k的多晶硅栅极210的保护作用；如果硅化物阻挡层300的厚度过大，相应会增大后续刻蚀硅化物阻挡层300时的难度。为此，本实施例中，硅化物阻挡层300的厚度为至例如，硅化物阻挡层300的厚度为或
65.参考图4，在所述第一区域100k中，在所述保护层400上形成图形层310。
66.图形层310用于作为后续刻蚀硅化物阻挡层300的掩膜，从而使得剩余的硅化物阻挡层300暴露用于形成硅化物层的区域。
67.本实施例中，后续在多晶硅栅极210侧部的基底100上形成层间介质层，层间介质层覆盖多晶硅栅极210的侧壁，并露出第二区域100l的多晶硅栅极210的顶部，从而为后续去除第二区域100l的多晶硅栅极210做准备。其中，形成层间介质层的制程包括在沉积工艺后进行的平坦化工艺(例如：化学机械研磨工艺)，为了使得第二区域100l的多晶硅栅极210顶部能够被暴露，通常会进行过度研磨(over polish)，以去除多晶硅栅极210顶部的第一硬掩膜层215。
68.但是，由于第一器件的工作电压大于第二器件的工作电压，相应的，第一区域100k中的栅介质层厚度大于第二区域100l中栅介质层厚度，从而使得第一区域100k中的多晶硅栅极210的顶面通常高于第二区域100l中的多晶硅栅极210的顶面，因此，在形成层间介质层的过程中，第一区域100k中的多晶硅栅极210提前被暴露，从而容易导致第一区域100k中的多晶硅栅极210发生过度研磨的问题，进而导致第一区域100k中的多晶硅栅极210的顶面平坦度下降，例如，发生顶面凹陷(dishing)的问题。而且，由于第一器件的工作电压大于第二器件的工作电压，第一区域100k中的多晶硅栅极210的宽度尺寸相应较大，从而恶化了第一区域100k中的多晶硅栅极210的顶面凹陷问题。
69.为此，本实施例中，通过在保护层400上形成图形层310，使得后续刻蚀硅化物阻挡层300后，在第一区域100k中，多晶硅栅极210顶部上方的硅化物阻挡层300被保留，也就是说，使得保护层400能够被保留，且降低了保护层400受损的概率，从而在后续形成层间介质层的过程中，使得保护层400能够对第一区域100k的多晶硅栅极210顶部起到保护作用，进而提高第一区域100k的多晶硅栅极210的顶面平坦度。
dielectric，ild)层340，所述层间介质层340覆盖所述多晶硅栅极210的侧壁。
86.所述层间介质层340用于隔离相邻器件。
87.所述层间介质层340的材料为绝缘材料，其材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述层间介质层340的材料为氧化硅。
88.具体地，通过沉积和平坦化工艺(例如，化学机械研磨工艺)形成所述层间介质层340，使得所述层间介质层340露出第二区域100l的多晶硅栅极210的顶部、以及所述保护层400顶部。
89.通过使层间介质层340露出第二区域100l的多晶硅栅极210的顶部，从而为后续去除多晶硅栅极210做准备。通过使层间介质层340露出保护层400顶部，从而为后续刻蚀保护层400做准备。
90.而且，在第一区域100k中，多晶硅栅极210顶部形成有保护层400，因此，在形成层间介质层340的过程中，保护层400能够对第一区域100k的多晶硅栅极210顶部起到保护作用，在形成层间介质层340后，多晶硅栅极210的顶面平坦度仍较高。
91.其中，后续制程还包括在第一区域100k的多晶硅栅极210中形成第一沟槽，通过使多晶硅栅极210的顶面平坦度较高，有利于提高第一沟槽的形貌质量。
92.需要说明的是，在平坦化工艺的过程中，容易对保护层400造成损耗，因此，形成层间介质层340后，容易导致保护层400的厚度减小。
93.但是，形成层间介质层340后，保护层400的厚度不宜过小，也不宜过大。如果保护层400的厚度过小，则平坦化工艺的工艺时间相应较长，容易对第二区域100l的多晶硅栅极210和侧壁结构410造成损耗，从而导致第二区域100l的多晶硅栅极210和侧壁结构410的高度过小，进而导致后续第二区域100l的金属栅极的高度过小，相应会对半导体结构的性能产生不良影响；如果保护层400的厚度过大，难以保证层间介质层340能够露出第二区域100l的多晶硅栅极210顶部，而且，还容易增加后续刻蚀保护层400时的工艺难度。为此，本实施例中，形成层间介质层340后，保护层400的厚度为至例如，保护层400的厚度为或
94.本实施例中，形成层间介质层340后，层间介质层340的顶部低于保护层400的顶部。
95.需要说明的是，在形成层间介质层340之前，所述形成方法还包括：形成接触孔刻蚀停止层330，接触孔刻蚀停止层330保形覆盖所述硅化物阻挡层300、侧墙260、多晶硅栅极210和基底100。
96.其中，在形成层间介质层340的平坦化工艺过程中，去除高于多晶硅栅极210顶部和保护层400顶部的接触孔刻蚀停止层330，相应的，接触孔刻蚀停止层330覆盖硅化物阻挡层300的侧壁和基底100。
97.接触孔刻蚀停止层330用于在沟道中诱发应力，从而实现smt。而且，后续形成贯穿层间介质层340且与源漏掺杂区240相接触的源漏插塞的过程中，所述接触孔刻蚀停止层330用于在刻蚀穿层间介质层340的过程中，定义刻蚀停止的位置，从而避免源漏掺杂区240被过刻蚀。
98.作为一种示例，所述接触孔刻蚀停止层330的材料为氮化硅。
99.结合参考图8和图9，图8是剖视图，图9是高压器件区的部分俯视图，所述形成方法还包括：在所述第一区域100k的所述保护层400(如图7所示)中形成第二沟槽360，所述第二沟槽360包括沿所述第一方向(如图9中y方向所示)延伸的竖向掩膜沟槽360w、以及与所述竖向掩膜沟槽360w的端部相连通的横向掩膜沟槽360l，所述横向掩膜沟槽360l沿第二方向(如图9中x方向所示)延伸。
100.其中，为了便于图示，图9仅示意了高压器件区100h中的多晶硅栅极210、图形层350和第二沟槽360。
101.所述第二沟槽360用于作为刻蚀第一区域100k的多晶硅栅极210以形成第一沟槽的掩膜。所述第二沟槽360露出多晶硅栅极210，从而为后续刻蚀第一区域100k的多晶硅栅极210做准备。
102.后续在第二沟槽360露出的多晶硅栅极210中形成第一沟槽，第一沟槽包括沿第一方向延伸的竖向沟槽、以及与竖向沟槽的端部相连通的横向沟槽，横向沟槽沿第二方向延伸，所述横向掩膜沟槽360l用于定义横向沟槽的位置，所述竖向掩膜沟槽360w用于定义竖向沟槽的位置。
103.本实施例中，所述横向掩膜沟槽360l与所述竖向掩膜沟槽360w的端部相连通，所述第二沟槽360呈t型。其中，平行于基底100且与多晶硅栅极210侧壁相垂直的方向上，竖向沟槽的宽度小于竖向掩膜沟槽360w的宽度。
104.通过先形成宽度尺寸更大的竖向掩膜沟槽360w，在后续刻蚀多晶硅栅极210以形成第一沟槽的过程中，能够显著缓解由于横向刻蚀所引起的竖向沟槽侧壁凹陷的问题，相应的，后续在第一沟槽中形成金属栅极后，金属栅极与多晶硅栅极210之间形成孔洞的概率较低。
105.需要说明的是，平行于所述基底100且与所述多晶硅栅极210侧壁相垂直的方向上，所述竖向掩膜沟槽360w与后续形成的竖向沟槽的宽度差值不宜过小。如果宽度差值过小，后续形成第一沟槽后，容易导致竖向沟槽侧壁出现凹陷问题的概率较大，且凹陷程度较大。为此，本实施例中，所述竖向掩膜沟槽360w与后续形成的竖向沟槽的宽度差值至少为100纳米。
106.本实施例中，根据所述多晶硅栅极210的宽度，所述第二沟槽360与后续形成的竖向沟槽的宽度差值为100纳米至300纳米。
107.具体地，以前述刻蚀硅化物阻挡层300时采用的图形层310作为第一图形层，形成第二沟槽360的步骤包括：在层间介质层340上形成覆盖硅化物阻挡层300顶部的第二图形层350，第二图形层350露出保护层400中待刻蚀的区域；以第二图形层350为掩膜，刻蚀保护层400，形成露出多晶硅栅极210顶部的第二沟槽360；形成第二沟槽360后，去除第二图形层350。
108.本实施例中，采用各向异性的刻蚀工艺，刻蚀第一区域100k的所述保护层400，形成所述第二沟槽360。
109.各向异性的刻蚀工艺具有各向异性刻蚀的特性，即该刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，从而有利于提高对第二沟槽360的剖面控制性，而且，干法刻蚀工艺的可控性较高。
110.对第二图形层350的具体描述，可参考前述第一图形层(即图形层310)的相应描述，在此不再赘述。
111.结合参考图10和图11，图10是剖视图，图11是高压器件区的部分俯视图，在所述第一区域100k的多晶硅栅极210中形成t型的第一沟槽212，所述第一沟槽212包括沿所述第一方向(如图11中y方向所示)延伸的竖向沟槽212w(如图11所示)、以及与所述竖向沟槽212w的端部相连通的横向沟槽212l(如图11所示)，所述横向沟槽212l沿第二方向(如图11中x方向所示)延伸，所述第二方向与第一方向相垂直。
112.为了便于图示，图11仅示意了高压器件区100h中的多晶硅栅极210、源漏掺杂区240、第二隔离结构102、接触区250、第一沟槽212和金属阻挡层220。
113.第一沟槽212用于为后续在第一区域100k形成金属栅极提供空间位置。
114.具体地，所述横向沟槽212l位于所述多晶硅栅极210的端部位置处，即所述横向沟槽212l位于隔离区(未标示)。
115.后续在第一沟槽212中形成金属栅极后，第一区域100k的金属栅极不仅形成在横向沟槽212l中，还形成在竖向沟槽212w中，与在第一区域的多晶硅栅极中仅形成沿沟道长度方向(即第二方向)延伸的金属栅极的方案相比，本实施例还在第一区域100k的多晶硅栅极210中形成了沿沟道宽方向(即第一方向)延伸的金属栅极，从而增加了第一区域100k的金属栅极的截面积，进而降低第一器件的栅极电阻，相应有利于提高半导体结构的性能。而且，多晶硅栅极210沿第一方向的长度通常大于沿第二方向的宽度，因此，后续增加第一区域100k的金属栅极的截面积的效果较佳。
116.本实施例中，多晶硅栅极210为长条形，多晶硅栅极210沿第一方向具有两个端面，为了显著增加金属栅极的截面积，在第一方向上，横向沟槽212l中远离竖向沟槽212w的侧壁与刻蚀前多晶硅栅极210的一个端面相齐平，竖向沟槽212w的端面与多晶硅栅极210的另一个端面相齐平，也就是说，所述第一沟槽212沿所述第一方向贯穿整个多晶硅栅极210。
117.本实施例中，采用各向异性的刻蚀工艺，刻蚀第一区域100k的多晶硅栅极210，形成第一沟槽212。
118.各向异性的刻蚀工艺具有各向异性刻蚀的特性，即该刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，从而有利于提高对第一沟槽212的剖面控制性，而且，干法刻蚀工艺的可控性较高。
119.需要说明的是，竖向沟槽212w沿第二方向的宽度不宜过小，也不宜过大。如果竖向沟槽212w的宽度过小，则容易导致竖向沟槽212w的深宽比过大，从而增大后续金属栅极在所述竖向沟槽212w中的形成难度；如果竖向沟槽212w的宽度过大，所述竖向掩膜沟槽360w(如图9所示)与竖向沟槽212w与的宽度差值过小，在形成第一沟槽212时，竖向沟槽212w侧壁出现凹陷问题的概率仍较高，竖向沟槽212w侧壁的凹陷程度仍较严重。为此，本实施例中，竖向沟槽212w沿第二方向的宽度为100纳米至300纳米。例如，竖向沟槽212w沿第二方向的宽度为150纳米、200纳米或250纳米。
120.而且，竖向沟槽212w沿第二方向的宽度越大，金属栅极的截面积相应越大，因此，通过将竖向沟槽212w的宽度设置在上述合理范围内，能够显著降低第一器件的栅极电阻。
121.本实施例中，所述形成方法还包括：去除第二区域100l的多晶硅栅极210，在层间介质层340中形成栅极开口211(如图10所示)。
122.栅极开口211用于为后续在第二区域100l形成金属栅极提供空间位置。
123.本实施例中，在同一步骤中，形成第一沟槽212和栅极开口211，从而简化工艺步骤。
124.本实施例中，形成第一沟槽212和栅极开口211之前，所述形成方法还包括：在层间介质层340上形成第二硬掩膜层370，第二硬掩膜层370露出第二区域100l中的多晶硅栅极210、以及第一区域100k中的部分多晶硅栅极210。
125.所述第二硬掩膜层370用于作为刻蚀多晶硅栅极210的掩膜。本实施例中，所述第二硬掩膜层370的材料为氮化钛。
126.氮化钛的硬度较大，因此，能够形成较薄的第二硬掩膜层370，即可使所述第二硬掩膜层370作为刻蚀多晶硅栅极210的掩膜，从而减小形成于所述第二硬掩膜层370中的掩膜开口的深宽比，进而提高对多晶硅栅极210的刻蚀效果。在其他实施例中，所述第二硬掩膜层还可以选用其他金属硬掩膜层材料。
127.所述第二硬掩膜层370的厚度较小，因此，以所述第二硬掩膜层370为掩膜，刻蚀多晶硅栅极210后，竖向沟槽212w侧壁的凹陷问题能够获得改善，竖向沟槽212w侧壁出现凹陷问题的概率也更低。
128.相应的，形成第一沟槽212和栅极开口211的步骤包括：以第二硬掩膜层370为掩膜，刻蚀所述多晶硅栅极210。
129.结合参考图12至图14，图12和图13是剖视图，图14是高压器件区的部分俯视图，在第一沟槽212(如图10所示)和栅极开口211(如图10所示)中形成金属栅极390。
130.其中，为了便于图示，图14仅示意了高压器件区100h中的多晶硅栅极210、源漏掺杂区240、第二隔离结构102、接触区250和金属栅极390。
131.在第一区域100k中，多晶硅栅极210中的掺杂浓度较低，或者，多晶硅栅极210中未掺杂有离子，多晶硅栅极210呈高阻态，器件响应高频信号的速度较慢。因此，通过金属栅极390将电位加载至金属阻挡层220上，并通过增加第一区域100k的金属栅极的截面积，以降低第一器件的栅极电阻(gate resistance)，从而提高高频信号的响应速度。
132.本实施例中，第一沟槽212包括沿第一方向(如图11中y方向所示)延伸的竖向沟槽212w(如图11所示)、以及与竖向沟槽212w的端部相连通的横向沟槽212l(如图11所示)，横向沟槽212l沿第二方向(如图11中x方向所示)延伸，第二方向与第一方向相垂直；因此，在第一沟槽212中形成金属栅极390后，金属栅极390包括位于竖向沟槽212w中的竖向金属栅极392(如图14所示)、以及位于横向沟槽212l中的横向金属栅极391(如图14所示)。
133.其中，通过形成竖向金属栅极392，增加了第一区域100k的金属栅极390的截面积，进而降低第一器件的栅极电阻。
134.本实施例中，金属栅极390包括保形覆盖第一沟槽212以及栅极开口211的底部和侧壁的功函数层(图未示)、以及覆盖功函数层并填充于第一沟槽212和栅极开口211中的栅电极层(图未示)。
135.功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
136.栅电极层用于将金属栅极390的电性引出。本实施例中，栅电极层的材料为al、cu、ag、au、pt、ni、ti或w。
137.具体地，如图12所示，在第一沟槽212和栅极开口211中形成金属栅极390的步骤包括：在第一沟槽212和栅极开口211中形成金属栅极材料层380，金属栅极材料层380覆盖第二硬掩膜层370；如图13所示，对金属栅极材料层380进行平坦化处理，露出所述第二区域100l的层间介质层340的顶面，在所述平坦化处理后，第一沟槽212和栅极开口211中的剩余金属栅极材料层380作为金属栅极390，且在平坦化处理的过程中，去除第二硬掩膜层370。
138.相应的，金属栅极材料层380包括用于形成功函数层的功函数材料层(图未示)、以及用于形成栅电极层的栅电极材料层(图未示)。
139.本实施例中，采用化学机械研磨工艺进行平坦化处理。
140.需要说明的是，所述第二硬掩膜层370的材料为氮化钛，所述第二硬掩膜层370的材料与功函数材料层的材料相同或相接近，从而能够在平坦化处理的过程中，去除所述第二硬掩膜层370。
141.还需要说明的是，在所述平坦化处理的过程中，还去除高于多晶硅栅极210顶面的侧墙260、硅化物阻挡层300和接触孔刻蚀停止层330。
142.相应的，本发明还提供一种半导体结构。继续结合参考图13和图14，示出了本发明半导体结构一实施例的结构示意图。其中，图13是剖视图，图14是高压器件区的部分俯视图，且为了便于图示，图14仅示意了高压器件区100h中的多晶硅栅极210、源漏掺杂区240、第二隔离结构102、接触区250和金属栅极390。
143.所述半导体结构包括：基底100，包括用于形成第一器件的第一区域100k和用于形成第二器件的第二区域100l，第一器件的工作电压大于第二器件的工作电压；高k栅介质层230，位于第一区域100k和第二区域100l的基底100上，高k栅介质层230沿第一方向(如图14中y方向所示)延伸；金属阻挡层220，位于高k栅介质层230上；多晶硅栅极210，位于第一区域100k的金属阻挡层220上；金属栅极390，位于第二区域100l的金属阻挡层220上、以及多晶硅栅极210中，在第一区域100k中，金属栅极390包括沿第一方向延伸的竖向金属栅极392、以及与竖向金属栅极392的端部相连的横向金属栅极391，横向金属栅极391沿第二方向(如图14中x方向所示)延伸，第二方向与第一方向相垂直；源漏掺杂区240，位于多晶硅栅极210两侧、以及第二区域100l的金属栅极390两侧的基底100中。
144.与金属栅极仅包括横向金属栅极的方案相比，本实施例中，在第一区域100k中，金属栅极390呈t型，多晶硅栅极210中还形成有沿沟道宽度方向(即第一方向)延伸的竖向金属栅极392，通过竖向金属栅极392，增加了第一区域100k的金属栅极390的截面积，进而降低第一器件的栅极电阻，相应提高半导体结构的性能。而且，多晶硅栅极210沿第一方向的长度通常大于沿第二方向的宽度，因此，增加第一区域100k的金属栅极390的截面积的效果较佳。
145.本实施例中，以所述半导体结构为平面型场效应晶体管为例，所述基底100为平面型衬底。在其他实施例中，所述半导体结构为鳍式场效应晶体管，相应的，所述基底包括衬底以及凸出于衬底的鳍部。
146.本实施例中，所述基底100为硅衬底。在另一些实施例中，所述基底还可以为其他材料类型的衬底。例如，所述基底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他
材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
147.本实施例中，所述衬底为p型衬底，即所述衬底中掺杂有p型离子，p型离子为b离子、ga离子或in离子。
148.本实施例中，基底100包括用于形成第一器件的第一区域100k和用于形成第二器件的第二区域100l，第一器件的工作电压大于第二器件的工作电压。
149.作为一种示例，第一区域100k包括用于形成中压器件的中压器件区100m、以及用于形成高压器件的高压器件区100h，第二区域100l为用于形成低压器件的低压器件区。其中，低压器件、中压器件和高压器件的工作电压依次递增。
150.本实施例中，所述第二区域100l(即低压器件区)和中压器件区100m的基底100中形成有深n型阱区120，所述高压器件区100h的基底100中形成有高压阱区110。
151.其中，第二区域100l的深n型阱区120中形成有低压阱区130，中压器件区100m的深n型阱区120中形成有中压阱区140。
152.阱区中的掺杂离子类型与相对应的mos器件的导电类型相反。具体地，以高压器件为例，当高压器件为nmos器件时，高压阱区110中的掺杂离子为p型离子，当高压器件为pmos器件时，高压阱区110中的掺杂离子为n型离子。
153.本实施例中，所述半导体结构还包括：位于基底100中的第一隔离结构101。具体地，第一隔离结构101位于第二区域100l和中压器件区100m的交界处的基底100中、以及中压器件区100m和高压器件区100h的交界处的基底100中。
154.第一隔离结构101用于实现相邻器件之间的隔离。本实施例中，第一隔离结构101为浅沟槽隔离，从而使第一隔离结构101具有良好的隔离效果。其中，第一隔离结构101露出的基底100作为有源区，相应的，所述第一隔离结构101所在的区域为隔离区。例如，如图14所示，图14中的虚线框用于表示有源区的位置。
155.本实施例中，第一隔离结构101的材料为绝缘材料，绝缘材料包括氧化硅。
156.需要说明的是，所述半导体结构还包括：第二隔离结构102，位于高压器件区100h的部分基底100中。通过第二隔离结构102，从而将高压器件区100h的基底100划分为多个有源区。第二隔离结构102与第一隔离结构101的材料相同。
157.高k栅介质层230用于构成晶体管的栅介质层，即晶体管的栅介质层包括高k栅介质层230。高k栅介质层230的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层230的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层230的材料为hfo2。
158.金属阻挡层220用于隔离高k栅介质层230和多晶硅栅极210，保护高k栅介质层230，同时，在半导体结构的形成过程中，金属阻挡层220用于在刻蚀多晶硅栅极210的过程中作为刻蚀停止层，从而减小高k栅介质层230受损的概率，所述金属阻挡层220还用于阻挡金属栅极390中的易扩散离子(例如：铝离子)向高k栅介质层230中扩散。此外，金属阻挡层220用于控制沟道的开启或关断。
159.金属阻挡层220的材料包括氮化钛和掺硅的氮化钛中的一种或两种。本实施例中，金属阻挡层220的材料为氮化钛。其中，所述金属阻挡层220对晶体管的栅极功函数也具有一定的影响。
160.通过合理设定所述金属阻挡层220的厚度，从保障所述金属阻挡层220在后续刻蚀多晶硅栅极210的过程中，能够作为刻蚀停止层，同时，所述金属阻挡层220对金属栅极中的易扩散离子的阻挡作用较佳。
161.本实施例中，多晶硅栅极210覆盖所述有源区的基底100。所述第一区域100k用于形成第一器件，第一器件的工作电压较高，，第一器件的尺寸相应较大，因此，在所述半导体结构中，所述第一区域100k形成有多晶硅栅极210，以满足半导体结构的性能需求。
162.具体地，在高压器件区100h中，多晶硅栅极210还延伸覆盖部分的第二隔离结构102。本实施例中，多晶硅栅极210的材料为多晶硅。
163.源漏掺杂区240作为所形成晶体管的源区或漏区。当形成nmos晶体管时，所述源漏掺杂区240中的掺杂离子为n型离子，n型离子为p离子、as离子或sb离子，当形成pmos晶体管时，所述源漏掺杂区240中的掺杂离子为p型离子，p型离子为b离子、ga离子或in离子。
164.本实施例中，在高压器件区100h中，多晶硅栅极210和源漏掺杂区240之间通过第二隔离结构102相隔离。
165.本实施例中，所述半导体结构还包括：接触区250，位于高压器件区100h中，且位于多晶硅栅极210两侧的基底100中，所述接触区250环绕第二隔离结构102、源漏掺杂区240和多晶硅栅极210，且接触区250和源漏掺杂区240之间通过第二隔离结构102相隔离。
166.在第一区域100k中，多晶硅栅极210中的掺杂浓度较低，或者，多晶硅栅极210中未掺杂有离子，多晶硅栅极210呈高阻态，器件响应高频信号的速度较慢。因此，通过金属栅极390将电位加载至金属阻挡层220上，并通过增加第一区域100k的金属栅极390的截面积，以降低第一器件的栅极电阻(gate resistance)，从而提高高频信号的响应速度。
167.本实施例中，多晶硅栅极210为长条形，多晶硅栅极210沿第一方向具有两个端面，为了显著增加金属栅极390的截面积，在第一方向上，横向金属栅极391的侧壁与多晶硅栅极210的一个端面相接触，竖向金属栅极392的端面与多晶硅栅极210的另一个端面相齐平，也就是说，所述第一区域100k的金属栅极390沿第一方向贯穿整个多晶硅栅极210。
168.需要说明的是，竖向金属栅极392沿第二方向的宽度不宜过小，也不宜过大。
169.在所述半导体结构的形成过程中，金属栅极390形成于第一沟槽中，所述第一沟槽呈t型，所述第一沟槽包括沿第一方向延伸的竖向沟槽、以及与竖向沟槽的端部相连通的横向沟槽，横向沟槽沿第二方向延伸，第二方向与第一方向相垂直，其中，位于所述竖向沟槽中的金属栅极为竖向金属栅极392，位于所述横向沟槽中的金属栅极为横向金属栅极391；因此，竖向金属栅极392形成于竖向沟槽中，如果竖向金属栅极392的宽度过小，相应导致竖向沟槽的宽度过小，从而容易导致竖向沟槽的深宽比过大，从而增大金属栅极390在竖向沟槽中的形成难度。
170.而且，在所述半导体结构的形成过程中，在形成竖向沟槽之前，在所述第一区域100k中，所述多晶硅栅极210的顶部形成有硬掩膜层以及位于所述硬掩膜层上的硅化物阻挡层，所述硬掩膜层和硅化物阻挡层构成保护层，且先在所述第一区域100k的保护层中形成沿第一方向延伸的t型的第二沟槽，露出部分的多晶硅栅极210，随后在露出的多晶硅栅极210中形成t型的第一沟槽。
171.其中，所述第二沟槽包括沿所述第一方向延伸的竖向掩膜沟槽、以及与所述竖向掩膜沟槽的端部相连通的横向掩膜沟槽，所述横向掩膜沟槽沿第二方向延伸。平行于基底
100且与多晶硅栅极210侧壁相垂直的方向上，竖向沟槽的宽度小于竖向掩膜沟槽的宽度，从而在刻蚀多晶硅栅极210以形成第一沟槽的过程中，能够显著缓解由于横向刻蚀所引起的竖向沟槽侧壁凹陷的问题，进而降低金属栅极390与多晶硅栅极210之间形成孔洞的概率。
172.因此，如果竖向金属栅极392的宽度过大，相应导致竖向沟槽的宽度过大，所述竖向掩膜沟槽与竖向沟槽与的宽度差值过小，在形成第一沟槽时，竖向沟槽侧壁出现凹陷问题的概率仍较高，竖向沟槽侧壁的凹陷程度仍较严重。
173.综上，本实施例中，竖向金属栅极392沿第二方向的宽度为100纳米至300纳米。例如，竖向金属栅极392沿第二方向的宽度为150纳米、200纳米或250纳米。
174.本实施例中，所述半导体结构还包括：层间介质层340，位于多晶硅栅极210和金属栅极390侧部的基底100上，所述层间介质层340覆盖第一区域100k中多晶硅栅极210的侧壁、以及第二区域100l中金属栅极390的侧壁。
175.层间介质层340用于隔离相邻器件。层间介质层340的材料为绝缘材料，其材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述层间介质层340的材料为氧化硅。
176.本实施例中，层间介质层340的顶部与多晶硅栅极210以及金属栅极390的顶部相齐平。
177.本实施例中，所述半导体结构还包括：侧墙260，覆盖第一区域100k中多晶硅栅极210的侧壁、以及第二区域100l中金属栅极390的侧壁。侧墙260用于保护多晶硅栅极210和金属栅极390的侧壁，还用于定义源漏掺杂区240的形成位置。
178.侧墙260可以为单层结构或叠层结构，侧墙260的材料可以包括氧化硅、氮化硅、氮氧化硅、氮化硼、氧化铝和氮化铝中的一种或多种。本实施例中，侧墙260为单层结构，侧墙260的材料为氮化硅。
179.本实施例中，所述半导体结构还包括：硅化物阻挡层300，覆盖侧墙260的侧壁。硅化物阻挡层300用于定义硅化物层的形成区域。
180.硅化物阻挡层300的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种。本实施例中，硅化物阻挡层300的材料为氮化硅。
181.本实施例中，所述半导体结构还包括：接触孔刻蚀停止层330，位于硅化物阻挡层300的侧壁和层间介质层340之间、以及层间介质层340和基底100之间。
182.接触孔刻蚀停止层330用于在沟道中诱发应力，从而实现smt。而且，后续形成贯穿层间介质层340且与源漏掺杂区240相接触的源漏插塞的过程中，接触孔刻蚀停止层330用于在刻蚀穿层间介质层340的过程中，定义刻蚀停止的位置，从而避免源漏掺杂区240被过刻蚀。作为一种示例，接触孔刻蚀停止层330的材料为氮化硅。
183.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
184.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。