半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短mosfet场效应管的沟道长度。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，非平面mos晶体管应运而生，例如全包围栅极(gate-all-around，gaa)晶体管或鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet器件相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底包括器件单元区，所述器件单元区包括用于形成第一器件的第一子单元区、以及用于形成第二器件的第二子单元区，所述第一器件的驱动电流大于所述第二器件的驱动电流；鳍部，凸出于所述衬底；第一栅极，横跨所述第一子单元区中的所述鳍部；第二栅极，横跨所述第二子单元区中的所述鳍部。
6.可选的，所述第二器件的阈值电压大于所述第一器件的阈值电压。
7.可选的，所述第二器件和所述第一器件的阈值电压差值为40mv至200mv。
8.可选的，所述第二栅极的宽度大于所述第一栅极的宽度。
9.可选的，所述第二栅极和所述第一栅极的宽度差值为4纳米至100纳米。
10.可选的，所述半导体结构还包括：源漏掺杂区，位于所述第一栅极两侧的所述鳍部中、以及所述第二栅极两侧的所述鳍部中，所述源漏掺杂区中的掺杂离子为第一型离子；反型掺杂区，位于所述第二栅极底部的所述鳍部中，所述反型掺杂区中的掺杂离子为第二型离子，所述第二型离子和第一型离子的导电类型不同。
11.可选的，所述器件单元区为nmos区，所述第一型离子为n型离子，所述第二型离子为p型离子；或者，所述器件单元区为pmos区，所述第一型离子为p型离子，所述第二型离子为n型离子。
12.可选的，在所述器件单元区中，所述第一子单元区的数量为多个，且所述第二子单元区位于相邻的所述第一子单元区之间。
13.可选的，在所述第一子单元区中，所述第一栅极的数量为1个至6个。
14.可选的，在所述第二子单元区中，所述第二栅极的数量为1个至3个。
15.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底以及凸出于所述衬底的鳍部，所述衬底包括器件单元区，所述器件单元区包括用于形成第一器件的第一子单元区、以及用于形成第二器件的第二子单元区，所述第一器件的驱动电流大于所述第二器件的驱动电流；形成横跨所述第一子单元区中的所述鳍部的第一栅极、以及横跨所述第二子单元区中的所述鳍部的第二栅极。
16.可选的，所述第二器件的阈值电压大于所述第一器件的阈值电压。
17.可选的，所述第二器件和所述第一器件的阈值电压差值为40mv至200mv。
18.可选的，所述第二栅极的宽度大于所述第一栅极的宽度
19.可选的，所述第二栅极和所述第一栅极的宽度差值为4纳米至100纳米。
20.可选的，形成所述第一栅极和第二栅极之前，所述形成方法还包括：形成伪栅结构，分别横跨所述第一子单元区中的所述鳍部、以及所述第二子单元区中的所述鳍部；在所述伪栅结构两侧的所述鳍部中形成源漏掺杂区，所述源漏掺杂区中的掺杂离子为第一型离子；形成所述源漏掺杂区后，在所述伪栅结构露出的所述衬底上形成层间介质层，所述层间介质层覆盖所述伪栅结构的侧壁；去除所述伪栅结构，在所述层间介质层中形成栅极开口；向所述第二子单元区的栅极开口底部的鳍部中注入第二型离子，形成反型掺杂区，所述第二型离子和第一型离子的导电类型不同；形成所述反型掺杂区后，在所述栅极开口中形成所述第一栅极和第二栅极。
21.可选的，所述器件单元区为nmos区，所述第一型离子为n型离子，所述第二型离子为p型离子；或者，所述器件单元区为pmos区，所述第一型离子为p型离子，所述第二型离子为n型离子。
22.可选的，在所述器件单元区中，所述第一子单元区的数量为多个，且所述第二子单元区位于相邻的所述第一子单元区之间。
23.可选的，在所述第一子单元区中，所述第一栅极的数量为1个至6个。
24.可选的，在所述第二子单元区中，所述第二栅极的数量为1个至3个。
25.与现有技术相比，本发明实施例的技术方案具有以下优点：
26.本发明实施例所公开的方案中，器件单元区包括用于形成第一器件的第一子单元区、以及用于形成第二器件的第二子单元区，第一在单元区的鳍部上形成有第一栅极、第二子单元的鳍部上形成有第二栅极，在器件工作时，所述第一器件的驱动电流大于所述第二器件的驱动电流，所述第一子单元区会产生更多热量，因此，与器件单元区仅包括第一器件区的方案相比，本发明实施例通过在器件单元区中设置第二子单元区，第二器件工作时产生的热量较少，从而能够降低所述器件单元区整体的热量，进而改善所述器件单元区的自热(self-heating)效应，相应提高半导体的性能。
附图说明
27.图1至图2是一种半导体结构对应的结构示意图；
28.图3至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
29.图12是本发明半导体结构的形成方法另一实施例步骤对应的结构示意图；
30.图13是本发明半导体结构的形成方法又一实施例步骤对应的结构示意图。
具体实施方式
31.目前，半导体结构的性能仍有待提高。
32.现结合一种半导体结构，分析半导体结构的性能有待提高的原因。图1至图2是一种半导体结构对应的结构示意图。其中，图1是俯视图，图2是图1沿a1a2割线的剖视图。
33.结合参考图1和图2，所述半导体结构包括：衬底10；鳍部12，凸出于衬底10；隔离结构11，位于所述鳍部12露出的所述衬底10上，所述隔离结构11覆盖所述鳍部12的部分侧壁；栅极结构13，位于所述隔离结构11上，所述栅极结构13横跨所述鳍部12且覆盖所述鳍部12的部分顶部和部分侧壁。
34.所述栅极结构13和鳍部12相交的部分用于形成器件(例如nmos晶体管或pmos晶体管)。而且，器件工作时会产生热量。
35.在器件工作时，由于器件中会有驱动电流通过，因此，会产生热量。
36.其中，与平面晶体管相比，鳍式场效应晶体管中的隔离结构11所占空间增大，且鳍部12和衬底10的接触面面积较小，从而导致器件的散热效果变差；而且，隔离结构11的材料通常为氧化硅，与衬底10的材料相比，氧化硅的导热系数更小，从而导致器件的散热效果进一步变差，进而导致器件的自发热效应更为严重，器件性能退化相应更为严重。
37.为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底包括器件单元区，所述器件单元区包括用于形成第一器件的第一子单元区、以及用于形成第二器件的第二子单元区，所述第一器件的驱动电流大于所述第二器件的驱动电流；鳍部，凸出于所述衬底；第一栅极，横跨所述第一子单元区中的所述鳍部；第二栅极，横跨所述第二子单元区中的所述鳍部。
38.本发明实施例所公开的方案中，器件单元区包括用于形成第一器件的第一子单元区、以及用于形成第二器件的第二子单元区，第一子单元区的鳍部上形成有第一栅极、第二子单元区的鳍部上形成有第二栅极，在器件工作时，所述第一器件的驱动电流大于所述第二器件的驱动电流，所述第一子单元区会产生更多热量，因此，与器件单元区仅包括第一器件区的方案相比，本发明实施例通过在器件单元区中设置第二子单元区，第二器件工作时产生的热量较少，从而能够降低所述器件单元区整体的热量，进而改善所述器件单元区中的自热效应，相应提高半导体的性能。
39.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
40.图3至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
41.结合参考图3和图4，图3是俯视图，图4是图3沿b1b2割线的剖面图，提供衬底100以及凸出于所述衬底100的鳍部102，所述衬底100包括器件单元区100a，所述器件单元区100a包括用于形成第一器件的第一子单元区100h、以及用于形成第二器件的第二子单元区100c，所述第一器件的驱动电流大于所述第二器件的驱动电流。
42.所述衬底100用于为后续工艺提供工艺平台。
43.本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
44.所述鳍部102用于提供器件工作时的沟道。
45.本实施例中，所述鳍部102的材料与所述衬底100的材料相同，所述鳍部102的材料为硅。
46.本实施例中，所述器件单元区100a包括用于形成第一器件的第一子单元区100h、以及用于形成第二器件的第二子单元区100c，所述第一器件的驱动电流大于所述第二器件的驱动电流。
47.在器件工作时，所述第一器件的驱动电流大于所述第二器件的驱动电流，所述第一子单元区100h会产生更多热量，因此，与器件单元区仅包括第一器件区100h的方案相比，本实施例通过在器件单元区100a中设置第二子单元区100c，第二器件工作时产生的热量较少，从而能够降低所述器件单元区100a整体的热量，进而改善所述器件单元区100a中的自热效应，相应提高半导体的性能。
48.本实施例中，在所述器件单元区100a中，所述第一子单元区100h的数量为多个，且所述第二子单元区100c位于相邻的所述第一子单元区100h之间。
49.所述第一器件的驱动电流大于所述第二器件的驱动电流，与第二子单元区100c相比，第一子单元区100h产生的热量更多，因此，通过在相邻的所述第一子单元区100h之间设置第二子单元区100c，有利于避免热量在特定区域中的聚集，从而能够更好地改善所述器件单元区100a中的自热效应。
50.本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部102后，在所述鳍部102露出的衬底100上形成隔离层101，所述隔离层101覆盖鳍部102的部分侧壁，所述隔离层101的顶部低于鳍部102的顶部。
51.所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层102的材料为氮化硅。
52.结合参考图5至图11，形成横跨所述第一子单元区100h中的所述鳍部102的第一栅极114(如图11所示)、以及横跨所述第二子单元区100c中的所述鳍部102的第二栅极120(如图11所示)。
53.所述第一栅极114和鳍部102相交的部分用于形成第一器件，所述第二栅极120和鳍部102相交的部分用于形成第二器件。
54.本实施例中，所述第一栅极114作为器件栅极，用于控制第一子单元区100h中第一器件的沟道的开启和关断。
55.本实施例中，所述第二栅极120作为虚拟栅极，因此，第二器件为虚拟器件，第二器件不参与工作。
56.在其他实施例中，所述第二栅极也可以为器件栅极，用于控制第二子单元区中第二器件的沟道的开启和关断。
57.本实施例中，所述第一栅极114和第二栅极120的宽度相等，所述第一栅极114和第二栅极120的材料相同，且所包含的各膜层的厚度也相等。
58.需要说明的是，在所述第一子单元区100h中，所述第一栅极114的数量不宜过少，
也不宜过多。如果所述第一栅极114的数量过多，容易导致所述第一子单元区100h的局部温度过高，导致所述器件单元区100a的温度上升过快，从而降低所述第二器件的作用，即降低所述器件单元区100a整体的热量的效果不显著，难以改善器件单元区100a的自热效应；如果所述第一栅极114的数量过少，则相应降低了第一栅极114的图形密度，从而降低了对基底的利用率，难以满足器件集成度的提高。为此，本实施例中，在所述第一子单元区100h中，所述第一栅极114的数量为1个至6个。例如，所述第一栅极114的数量为2个、3个、4个或5个。
59.还需要说明的是，在所述第二子单元区100c中，所述第二栅极120的数量不宜过少，也不宜过多。如果所述第二栅极120的数量过多，则相应会导致第一栅极114的数量过少，则容易影响半导体的工作性能，降低了半导体的工作效率，且降低了对基底的利用率，难以满足器件集成度的提高；如果所述第二栅极120的数量过少，则第二器件用于降低所述器件单元区100a整体的热量的效果不显著，难以改善器件单元区100a的自热效应。为此，本实施例中，在所述第二子单元区100c中，所述第二栅极120的数量为1个至3个。例如，所述第二栅极120的数量为2个。
60.本实施例中，采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)工艺形成所述第一栅极114和第二栅极120。
61.因此，结合参考图5和图6，图5是俯视图，图6是图5沿b1b2割线的剖面图，形成所述第一栅极114和所述第二栅极120之前，所述半导体结构的形成方法还包括：形成伪栅结构106，分别横跨所述第一子单元区100h中的所述鳍部102、以及所述第二子单元区100c中的所述鳍部102。
62.其中，为了便于图示，图5仅示意出了鳍部102和伪栅结构106。
63.所述伪栅结构106为后续制程中形成第一栅极和第二栅极占据空间位置。
64.本实施例中，所述伪栅结构106为多晶硅栅结构，即所述伪栅结构106包括伪栅层，所述伪栅层的材料为多晶硅。
65.在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
66.作为一种示例，所述伪栅结构106为单层结构，所述伪栅结构106仅包括所述伪栅层。
67.在其他实施例中，所述伪栅结构还可以为叠层结构，相应包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层。
68.本实施例中，为了满足器件特征尺寸不断减小的工艺需求，通过多重图形化工艺形成所述伪栅结构106。所述多重图形化掩膜工艺包括：自对准双重图形化(self-aligned double patterned，sadp)工艺、自对准三重图形化(self-aligned triple patterned，satp)工艺或自对准四重图形化(self-aligned quadruple patterning，saqp)工艺、二次光刻和刻蚀工艺(litho-eth-litho-etch，lele)等。
69.作为一种示例，采用sadp工艺形成伪栅结构106。具体地，形成所述伪栅结构106的步骤包括：形成覆盖所述衬底100和鳍部102的伪栅材料层(图未示)；在所述伪栅材料层上形成核心层；在所述核心层的侧壁形成掩膜侧墙；形成所述掩膜侧墙后，去除所述核心层；去除所述核心层后，以所述掩膜侧墙为掩膜，刻蚀所述伪栅材料层，形成伪栅结构106。
70.本实施例中，所述掩膜侧墙的材料为氮化硅。在另一些实施例中，所述掩膜侧墙的
材料还可以是氧化硅。在其他实施例中，所述掩膜侧墙103的材料还可以是氮氧化硅、碳氧化硅或碳氮氧化硅。
71.需要说明的是，形成所述伪栅结构106后，所述形成方法还包括：在所述伪栅结构106的侧壁形成侧墙(图未示)。
72.所述侧墙用于保护所述伪栅结构106的侧壁，还用于定义后续源漏掺杂区107的形成位置。
73.所述侧墙可以为单层结构或叠层结构，所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
74.参考图7，图7是基于图6的剖面图，在所述伪栅结构106两侧的所述鳍部102中形成源漏掺杂区107，所述源漏掺杂区107中的掺杂离子为第一型离子。
75.所述源漏掺杂区107用于作为晶体管的源区或漏区。
76.本实施例中，通过外延工艺形成所述源漏掺杂区107。
77.当形成nmos晶体管时，所述源漏掺杂区107包括掺杂有n型离子的应力层，即第一型离子为n型离子。
78.具体地，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子。
79.当形成pmos晶体管时，所述源漏掺杂区107包括掺杂有p型离子的应力层，即第二型离子为p型离子。
80.所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
81.参考图8，形成所述源漏掺杂区107后，在所述伪栅结构106露出的所述衬底100上形成层间介质层108，所述层间介质层108覆盖所述伪栅结构106的侧壁。
82.所述层间介质层108用于隔离相邻器件。
83.其中，所述层间介质层108的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层108的材料为氮化硅。
84.本实施例中，采用依次进行的沉积工艺和平坦化工艺(例如：化学机械研磨工艺)，形成所述层间介质层108。
85.需要说明的是，所述伪栅结构106顶部形成有掩膜侧墙，在形成所述层间介质层108的过程中，所述掩膜侧墙被去除，因此，所述层间介质层108顶部和所述伪栅结构106顶部相齐平。
86.参考图9，去除所述伪栅结构106，在所述层间介质层108中形成栅极开口109。
87.所述栅极开口109为后续形成第一栅极114和第二栅极120提空空间位置。
88.具体地，采用干法刻蚀和湿法刻蚀相结合的工艺，去除所述伪栅结构106，这有利于在提高生产产能的同时、将所述伪栅结构106完全去除、以及使所述栅极开口109的剖面满足工艺需求的同时，减小对所述鳍部102的损伤。
89.参考图10，向第二子单元区100c中的所述栅极开口109底部的鳍部102中注入第二型离子，形成反型掺杂区110，所述第二型离子和第一型离子的导电类型不同。
90.所述反型掺杂区110是指掺杂的杂质原子类型与鳍部中原有杂质类型相反，使掺杂区的类型由p型变为n型，或由n型变为p型时，在二者浓度相等处形成pn结。
91.以第一型离子为n型离子，第二型离子为p型离子为例，所述鳍部102中掺杂第一型离子，所述源漏掺杂区107中掺杂第一型离子，向第二子单元区100c中的所述栅极开口109底部的鳍部102中注入第二型离子以形成反型掺杂区110后，所述反型掺杂区110与所述源漏掺杂区107掺杂的离子相反，易导致第二器件的开启电压较高，使得所述第二器件不参与半导体工作，从而所述第二器件产生的热量较少，能够降低所述器件单元区100a整体的热量，进而改善所述器件单元区100a中的自热效应，相应提高半导体的性能。
92.本实施例中，所述器件单元区100a为nmos区，所述第一型离子为n型离子，所述第二型离子相应为p型离子，其中，所述p型离子为b离子、ga离子或in离子。
93.在其他实施例中，所述器件单元区100a为pmos区，所述第一型离子为p型离子，所述第二型离子相应为n型离子。其中，所述n型离子为p离子、as离子或sb离子。
94.需要说明的是，所述反型掺杂区110中的掺杂离子浓度不宜过小，也不宜过大。如果所述掺杂离子浓度过小，不能有效抑制沟道开启电压，从而导致反型掺杂区110的浓度难以满足工艺要求，进而容易导致第二器件能够被导通，第二子单元区100c仍有散发热量的可能性；如果所述掺杂离子浓度过高，易导致所述鳍部102受到影响，容易增加器件漏电的风险。为此，本实施例中，当所述第二型离子为p型离子时，所述反型掺杂区110中的掺杂离子浓度为1.0e19原子每立方厘米至2.0e20原子每立方厘米。当所述第二型离子为n型离子时，所述反型掺杂区110中的掺杂离子浓度为1.0e19原子每立方厘米至2.0e20原子每立方厘米。
95.参考图11，形成所述反型掺杂区110后，在所述栅极开口109中形成所述第一栅极114和所述第二栅极120。
96.具体地，第一栅极114形成于第一子单元区100h的栅极开口109中，所述第二栅极120形成于第二子单元区100c的栅极开口109中。
97.本实施例中，所述第一栅极114作为器件栅极，用于控制第一器件的沟道的开启和关断。
98.本实施例中，所述第二栅极120作为虚拟栅极，因此，在器件单元区100a中，仅第一器件参与工作，第二器件不参与工作，相应的，第二器件不会产生驱动电流，从而在不影响第一器件工作性能的情况下，能够降低器件单元区100a整体的热量，进而改善所述器件单元区100a的自热(self-heating)效应，，相应提高半导体结构的性能。
99.本实施例中，所述第一栅极114和第二栅极120均为金属栅结构。
100.所述第一栅极114和第二栅极120均包括：高k栅介质层115，保形覆盖所述栅极开口109的底部和侧壁；功函数层116，保形覆盖所述高k栅介质层115；栅电极层117，位于所述功函数层116上并填充于所述栅极开口109中。
101.所述高k栅介质层115的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层115的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
102.所述功函数层116用于调节所形成晶体管的阈值电压。当所述器件单元区100a为nmos区时，所述功函数层116为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种；当所述器件单元区100a为pmos区时，所述功函数层116为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种。
103.所述栅电极层117用于将所述第一栅极114的电性引出。本实施例中，栅电极层117的材料为al、cu、ag、au、pt、ni、ti或w。
104.需要说明的是，本实施例中，仅在栅极开口109中形成第一栅极114和第二栅极120之前，向所述第二子单元区100c的栅极开口109底部的鳍部102中注入第二型离子，以形成反型掺杂区110，对目前制程的改动较小，工艺兼容性较高。
105.而且，在形成伪栅结构106时，伪栅结构106不仅形成在第一子单元区100h中，还形成在第二子单元区100c中，因此，提高了器件单元区100a的伪栅结构106的图形密度以及密度均一性，从而减小负载效应(loading effect)的影响，进而有利于进一步提高半导体结构的性能。例如，有利于提高伪栅结构106的尺寸均一性、以及层间介质层108的顶面平坦度。
106.参考图12，示出了本发明半导体结构的形成方法另一实施例步骤对应的结构示意图。
107.其中，图12为俯视图，且为了便于图示，仅示意出了鳍部202、第一栅极219和第二栅极220。
108.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述第二栅极220的宽度w2大于所述第一栅极219的宽度w1。
109.具体的，在所述第二栅极220的宽度w2大于所述第一栅极219的宽度w1时，所述第二栅极220与所述鳍部202充分接触，所述第二栅极220产生的工作电流会越小，更加有利于自身热量的散发，从而降低所述第二器件产生的热量，在不影响晶体管工作性能的情况下，能够显著降低晶体管工作时产生的热量，从而提供半导体的性能。
110.而且，第二器件仍为有效器件，即第二器件仍可以工作，从而提高了基底的利用率。
111.本实施例中，所述第二栅极220和所述第一栅极219的宽度差值为4纳米至100纳米。
112.具体的，所述第二栅极220和所述第一栅极219的宽度差值不宜过大，也不宜过小。如果所述宽度差值过大，在第一栅极219的宽度w1一定的情况下，容易导致所述第二栅极220的宽度过大，从而导致第二器件的尺寸过大，不利于器件集成度的提高；如果所述宽度差值过小，容易导致所述第一器件工作时产生的热量与所述第二器件工作时产生的热量较为接近，从而难以降低所述器件单元区整体的热量。为此，本实施例中，所述第二栅极220和所述第一栅极219的宽度差值为4纳米至100纳米。例如，所述第二栅极220和所述第一栅极219的宽度差值为4纳米、8纳米或16纳米。
113.本实施例中，所述第一栅极219和第二栅极220均为金属栅结构，所述第一栅极219和第二栅极220均包括高k栅介质层、位于所述高k栅介质层上的功函数层、以及位于所述功函数层上的栅电极层。
114.其中，所述第一栅极219和第二栅极220在同一制程形成，在所述第一栅极和第二
栅极中，高k栅介质层的材料和厚度相等，功函数层的材料和厚度相等。
115.对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
116.参考图13，示出了本发明半导体结构的形成方法又一实施例步骤对应的结构示意图。
117.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述第二器件的阈值电压大于所述第一器件的阈值电压。
118.阈值电压和驱动电流成反比，所述第二器件的阈值电压大于所述第一器件的阈值电压，相应的，使得第二器件的驱动电流小于第一器件的驱动电流，因此，在第一器件和第二器件工作时，第二器件工作时产生的热量更少，从而能够降低所述器件单元区整体的热量，进而改善所述器件单元区的自热效应，相应提高半导体的性能。
119.而且，第二器件仍为有效器件，即第二器件仍可以工作，从而提高了基底的利用率。
120.本实施例中，所述第二器件和所述第一器件的阈值电压差值为40mv至200mv。
121.具体的，所述第二器件和所述第一器件的阈值电压差值不宜过大，也不宜过小。如果所述阈值电压差值过大，在第一器件的阈值电压一定的情况下，导致第二器件的阈值电压过大，则容易导致所述第二器件难以被开启，即第二器件一直处于截止状态，从而降低第二器件的工作性能；如果所述阈值电压差值过小，容易导致所述第一器件产生的热量与所述第二器件产生的热量较为接近，从而难以降低所述器件单元区整体的热量。为此，本实施例中，所述第二器件和所述第一器件的阈值电压差值为40mv至200mv。例如，所述第二器件和所述第一器件的阈值电压差值为60mv、100mv或160mv。
122.本实施例中，所述第一栅极320和第二栅极314均为金属栅结构，所述第一栅极320和第二栅极314均包括高k栅介质层315、位于所述高k栅介质层315上的功函数层316、以及位于所述功函数层316上的栅电极层317。
123.其中，当功函数层317的材料不同时，所对应的功函数值也不同，且不同厚度的功函数层317具有不同的功函数值，从而使得第一器件和第二器件具有不同的阈值电压。
124.作为一种示例，所述第一栅极320和第二栅极314中的高k栅介质层315的材料相同，所述第一栅极320和第二栅极314中的功函数层316的材料相同。
125.本实施例中，以所述器件单元区300a为nmos区为例，所述第一栅极320和第二栅极314中的功函数层316均为n型功函数层，因此，所述第二子单元区300c的功函数层316的厚度大于所述第一子单元区300h的功函数层316的厚度。
126.在另一些实施例中，当所述器件单元区为pmos区时，所述第一栅极和第二栅极中的功函数层均为p型功函数层，因此，所述第二子单元区的功函数层的厚度小于所述第一子单元区的功函数层的厚度。在其他实施例中，还可以通过采用合适的功函数层材料，从而使得第一器件和第二器件具有不同的阈值电压。
127.相应的，本发明还提供一种半导体结构。继续参考图11，示出了本发明半导体结构一实施例的结构示意图。
128.所述半导体结构包括：衬底100，所述衬底包括器件单元区100a，所述器件单元区100a包括用于形成第一器件的第一子单元区100h、以及用于形成第二器件的第二子单元区
100c，所述第一器件的驱动电流大于所述第二器件的驱动电流；鳍部102，凸出于所述衬底100；第一栅极114，横跨所述第一子单元区100h中的所述鳍部；第二栅极120，横跨所述第二子单元区100c中的所述鳍部。
129.本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
130.所述鳍部102用于提供器件工作时的沟道。本实施例中，所述鳍部102的材料与所述衬底100的材料相同，所述鳍部102的材料为硅。
131.本实施例中，所述器件单元区100a包括第一器件的第一子单元区100h、以及第二器件的第二子单元区100c，所述第一器件的驱动电流大于所述第二器件的驱动电流。
132.在器件工作时，所述第一器件的驱动电流大于所述第二器件的驱动电流，所述第一子单元区100h会产生更多热量，因此，与器件单元区仅包括第一器件区的方案相比，本发明实施例通过在器件单元区中设置第二子单元区100c，第二器件工作时产生的热量较少，从而能够降低所述器件单元区100a整体的热量，进而改善所述器件单元区100a中的自热效应，相应提高半导体的性能。
133.本实施例中，在所述器件单元区100a中，所述第一子单元区100h的数量为多个，且所述第二子单元区100c位于相邻的所述第一子单元区100h之间。
134.所述第一器件的驱动电流大于所述第二器件的驱动电流，与第二子单元区100c相比，第一子单元区100h产生的热量更多，因此，通过在相邻的所述第一子单元区100h之间设置第二子单元区100c，有利于避免热量在特定区域中的聚集，从而能够更好地改善所述器件单元区100a中的自热效应。
135.本实施例中，所述半导体结构还包括：隔离层101，位于所述鳍部102露出的衬底100上，所述隔离层101覆盖鳍部102的部分侧壁，所述隔离层101的顶部低于鳍部102的顶部。
136.所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层102的材料为氮化硅。
137.所述第一栅极114和鳍部102相交的部分用于形成第一器件，所述第二栅极120和鳍部相交的部分用于形成第二器件。
138.本实施例中，所述第一栅极114作为器件栅极，用于控制第一子单元区100h中第一器件的沟道的开启和关断。所述第二栅极120作为虚拟栅极，因此，第二器件为虚拟器件，第二器件不参与工作。
139.本实施例中，所述第二栅极120作为虚拟栅极(dummy gate)，因此，第二器件为虚拟器件，第二器件不参与工作，相应的，第二器件不会产生驱动电流，从而在不影响第一器件工作性能的情况下，能够降低器件单元区100a整体的热量，进而改善所述器件单元区100a的自热(self-heating)效应，，相应提高半导体结构的性能。
140.本实施例中，所述第一栅极114和第二栅极120的宽度相等，所述第一栅极114和第二栅极120的材料相同，且所包含的各膜层的厚度也相等。
141.本实施例中，所述第一栅极114和第二栅极120均为金属栅结构。
142.所述第一栅极114和第二栅极120均包括：高k栅介质层115，保形覆盖所述栅极开
口109的底部和侧壁；功函数层116，保形覆盖所述高k栅介质层115；栅电极层117，位于所述功函数层116上并填充于所述栅极开口109中。
143.所述高k栅介质层115的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层115的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
144.所述功函数层116用于调节所形成晶体管的阈值电压。当所述器件单元区100a为nmos区时，所述功函数层116为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种；当所述器件单元区100a为pmos区时，所述功函数层116为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种。
145.所述栅电极层117用于将所述第一栅极114的电性引出。本实施例中，栅电极层117的材料为al、cu、ag、au、pt、ni、ti或w。
146.需要说明的是，在所述第一子单元区100h中，所述第一栅极114的数量不不宜过少，也不宜过多。如果所述第一栅极114的数量过多，容易导致所述第一子单元区100h的局部温度过高，导致所述器件单元区100a的温度上升过快，从而降低所述第二器件的作用，即降低所述器件单元区100a整体的热量的效果不显著，难以改善器件单元区100a的自热效应；如果所述第一栅极114的数量过少，则相应降低了第一栅极114的图形密度，从而降低了对基底的利用率，难以满足器件集成度的提高。为此，本实施例中，在所述第一子单元区100h中，所述第一栅极114的数量为1个至6个。例如，所述第一栅极114的数量为2个、3个、4个或5个。
147.还需要说明的是，在所述第二子单元区100c中，所述第二栅极120的数量不宜过少，也不宜过多。如果所述第二栅极120的数量过多，则相应会导致第一栅极114的数量过少，则容易影响半导体的工作性能，降低了半导体的工作效率，且降低了对基底的利用率，难以满足器件集成度的提高；如果所述第二栅极120的数量过少，则第二器件用于降低所述器件单元区100a整体的热量的效果不显著，难以改善器件单元区100a的自热效应。为此，本实施例中，在所述第二子单元区100c中，所述第二栅极120的数量为1个至3个。例如，所述第二栅极120的数量为2个。
148.本实施例中，所述半导体结构还包括：源漏掺杂区107，位于所述第一栅极114两侧的所述鳍部102中、以及所述第二栅极120两侧的所述鳍部102中，所述源漏掺杂区107中的掺杂离子为第一型离子；反型掺杂区110，位于所述第二栅极120底部的所述鳍部102中，所述反型掺杂区110中的掺杂离子为第二型离子，所述第二型离子和第一型离子的导电类型不同。
149.所述源漏掺杂区107用于作为晶体管的源区或漏区。当形成nmos晶体管时，所述源漏掺杂区107包括掺杂有n型离子的应力层，即第一型离子为n型离子。
150.具体地，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子。当形成pmos晶体管时，所述源漏掺杂区107包括掺杂有p型离子的应力层，即第二型离子为p型离子。
151.所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in
离子。
152.反型掺杂区110是指掺杂的杂质原子类型与鳍部中原有杂质类型相反，使掺杂区的类型由p型变为n型，或由n型变为p型时，在二者浓度相等处形成pn结。
153.以第一型离子为n型离子，第二型离子为p型离子为例，所述鳍部102中掺杂第一型离子，所述源漏掺杂区107中掺杂第一型离子，向第二子单元区100c中的所述栅极开口109底部的鳍部102中注入第二型离子以形成反型掺杂区110后，所述反型掺杂区110与所述源漏掺杂区107掺杂的离子相反，易导致第二器件的开启电压较高，使得所述第二器件不参与半导体工作，从而所述第二器件产生的热量较少，能够降低所述器件单元区100a整体的热量，进而改善所述器件单元区100a中的自热效应，相应提高半导体的性能。
154.本实施例中，所述器件单元区100a为nmos区，所述第一型离子为n型离子，所述第二型离子相应为p型离子，其中，所述p型离子为b离子、ga离子或in离子。
155.需要说明的是，所述反型掺杂区110中的掺杂离子浓度不宜过小，也不宜过大。如果所述掺杂离子浓度过小，容易增加反型掺杂区110的第二型掺杂离子向鳍部102中扩散的难度，从而导致反型掺杂区的浓度难以满足工艺要求，进而容易导致第二器件能够被导通，第二子单元区100c仍有散发热量的可能性；如果所述掺杂离子浓度过高，容易增加器件漏电的风险。为此，本实施例中，当所述第二型离子为p型离子时，所述反型掺杂区110中的掺杂离子浓度为1.0e19原子每立方厘米至2.0e20原子每立方厘米，当所述第二型离子为n型离子时，所述反型掺杂区110中的掺杂离子浓度为1.0e19原子每立方厘米至2.0e20原子每立方厘米。
156.需要说明的是，所述半导体结构还包括：层间介质层108，位于所述伪栅结构106露出的所述基底上，所述层间介质层108覆盖所述伪栅结构106的侧壁。所述层间介质层108用于隔离相邻器件。其中，所述层间介质层108的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层108的材料为氮化硅。
157.本实施例中，所述层间介质层108顶部和所述第一栅极114以及第二栅极120的顶部相齐平。所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
158.相应的，本发明还提供另一种半导体结构。继续参考图12，示出了本发明半导体结构另一实施例的结构示意图。
159.其中，图12为俯视图，且为了便于图示，仅示意出了鳍部、第一栅极和第二栅极。本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述第二栅极220的宽度w2大于所述第一栅极219的宽度w1。
160.具体的，在所述第二栅极220的宽度w2大于所述第一栅极219的宽度w1时，所述第二栅极220与所述鳍部202充分接触，所述第二栅极220产生的工作电流会越小，更加有利于自身热量的散发，从而降低所述第二器件产生的热量，在不影响晶体管工作性能的情况下，能够显著降低晶体管工作时产生的热量，从而提供半导体的性能。
161.而且，第二器件仍为有效器件，即第二器件仍可以工作，从而提高了基底的利用率。
162.具体的，所述第二栅极220和所述第一栅极219的宽度差值不宜过大，也不宜过小。如果所述宽度差值过大，在第一栅极219的宽度w1一定的情况下，容易导致所述第二栅极220的宽度过大，从而导致第二器件的尺寸过大，不利于器件集成度的提高；如果所述宽度差值过小，容易导致所述第一器件工作时产生的热量与所述第二器件工作时产生的热量较为接近，从而难以降低所述器件单元区整体的热量。为此，本实施例中，所述第二栅极220和所述第一栅极219的宽度差值为4纳米至100纳米。例如，所述第二栅极220和所述第一栅极219的宽度差值为4纳米、8纳米或16纳米。
163.所述半导体结构可以采用前述第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
164.相应的，本发明还提供又一种半导体结构。继续参考图13，示出了本发明半导体结构又一实施例的结构示意图。
165.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述第二器件的阈值电压大于所述第一器件的阈值电压。
166.阈值电压和驱动电流成反比，所述第二器件的阈值电压大于所述第一器件的阈值电压，相应的，使得第二器件的驱动电流小于第一器件的驱动电流，因此，在第一器件和第二器件工作时，第二器件工作时产生的热量更少，从而能够降低所述器件单元区整体的热量，进而改善所述器件单元区的自热效应，相应提高半导体的性能。
167.而且，第二器件仍为有效器件，即第二器件仍可以工作，从而提高了基底的利用率。具体的，所述第二器件和所述第一器件的阈值电压差值不宜过大，也不宜过小。如果所述阈值电压差值过大，在第一器件的阈值电压一定的情况下，导致第二器件的阈值电压过大，则容易导致所述第二器件难以被开启，即第二器件一直处于截止状态，从而降低第二器件的工作性能；如果所述阈值电压差值过小，容易导致所述第一器件产生的热量与所述第二器件产生的热量较为接近，从而难以降低所述器件单元区整体的热量。为此，本实施例中，所述第二器件和所述第一器件的阈值电压差值为40mv至200mv。例如，所述第二器件和所述第一器件的阈值电压差值为60mv、100mv或160mv。
168.本实施例中，所述第一栅极320和第二栅极314均为金属栅结构，所述第一栅极320和第二栅极314均包括高k栅介质层315、位于所述高k栅介质层315上的功函数层316、以及位于所述功函数层316上的栅电极层317。
169.其中，当功函数层317的材料不同时，所对应的功函数值也不同，且不同厚度的功函数层317具有不同的功函数值，从而使得第一器件和第二器件具有不同的阈值电压。
170.作为一种示例，所述第一栅极320和第二栅极314中的高k栅介质层315的材料相同，所述第一栅极320和第二栅极314中的功函数层316的材料相同。
171.本实施例中，以所述器件单元区300a为nmos区为例，所述第一栅极320和第二栅极314中的功函数层316均为n型功函数层，因此，所述第二子单元区300c的功函数层316的厚度大于所述第一子单元区300h的功函数层316的厚度。
172.在另一些实施例中，当所述器件单元区300a为pmos区时，所述第一栅极320和第二栅极314中的功函数层316均为p型功函数层，因此，所述第二子单元区300c的功函数层316的厚度小于所述第一子单元区300h的功函数层316的厚度。
173.在其他实施例中，还可以通过采用合适的功函数层材料，从而使得第一器件和第二器件具有不同的阈值电压。
174.所述半导体结构可以采用前述第三实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
175.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。