半导体结构及其制作方法与流程

1.本发明涉及一种半导体结构及其制作方法，特别是涉及一种闪存存储器结构及其制作方法。


背景技术：

2.闪存存储器在过去数十年已被广泛地发展与使用。各种类型的闪存存储器之中，嵌入式超闪存存储器(embedded super flash memory)需要高速的写入以及抹除操作。为达成高速的写入以及抹除操作，制造且改善此结构的大量的研究以及开发被揭露。


技术实现要素：

3.本说明书的一实施例揭露一种半导体结构，此半导体结构包括：基材、栅极介电层、浮置栅极、第一介电层以及控制栅极。栅极介电层设置在基板上。浮置栅极设置在栅极介电层上，浮置栅极具有至少一尖端，此至少一尖端位于浮置栅极的顶表面上。第一介电层设置在浮置栅极上。控制栅极设置在第一介电层的上方，控制栅极至少部分重叠浮置栅极。
4.本说明书的另一实施例揭露一种半导体结构的制作方法，此方法包括下述步骤：提供基板；形成栅极介电层于基板上；形成浮置栅极于栅极介电层上，浮置栅极具有至少一尖端，此至少一尖端位于浮置栅极的顶表面上；形成第一介电层于浮置栅极上；以及形成控制栅极于第一介电层的上方，控制栅极至少部分重叠浮置栅极。
5.根据上述实施例，本说明书提供一种半导体结构及其制作方法。通过设置具有尖端的浮置栅极且控制栅极至少部分重叠浮置栅极，能够缩短浮置栅极与控制栅极之间的抹除路径(erase path)，进一步具有减少存储单元尺寸，提升制作工艺品质，降低操作电压，提升耐久度，高速的写入操作及抹除操作等优点。
附图说明
6.为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图详细说明如下。
7.图1a至图1h为本说明书的第一实施例所绘示的制作半导体结构的一系列制作工艺结构剖面示意图；
8.图2a至图2g为本说明书的第二实施例所绘示的制作半导体结构的一系列制作工艺结构剖面示意图。
9.符号说明
10.10,20:半导体结构
11.100:基板
12.101:浮置栅极
13.101a:内侧壁
14.101b:外侧壁
15.102:栅极介电层
16.103:介电层
17.104:介电层
18.105:控制栅极
19.111:蚀刻制作工艺
20.200:栅极介电材料层
21.201:浮置栅极
22.201a:内侧壁
23.201b:外侧壁
24.202:栅极介电层
25.203:介电层
26.204:介电层
27.205:控制栅极
28.211:蚀刻制作工艺
29.300:图案化硬掩模层
30.300a:图案部分
31.400:导电材料层
32.400a:导电块
33.400b:顶部凹陷
34.400c:尖端
35.500,600:介电材料层
36.700:导电材料层
具体实施方式
37.本说明书提供一种半导体结构及其制作方法。通过设置具有尖端的浮置栅极且控制栅极至少部分重叠浮置栅极，能够缩短浮置栅极与控制栅极之间的抹除路径(erase path)，进一步具有减少存储单元尺寸，提升制作工艺品质，降低操作电压，提升耐久度，高速的写入操作及抹除操作等优点。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数个实施例，并配合所附的附图作详细说明。
38.但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
39.另外，说明书与权利要求中所使用的序数例如「第一」、「第二」、「第三」等的用词，以修饰权利要求的元件，其本身并不意含及代表此元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，此些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。
40.图1a至图1h是根据本说明书的第一实施例所绘示的制作半导体结构10的一系列
制作工艺结构剖面示意图。
41.请参照图1a，首先，提供基板100。接着，形成栅极介电材料层200于基板100上。接着，形成图案化硬掩模层300于基板100的上方。一实施例中，图案化硬掩模层300包括多个图案部分300a，此些图案部分300a位于栅极介电材料层200之上。
42.举例而言，基板100可包括硅(si)、锗(ge)或砷化镓(gaas)，但不限于此。举例而言，栅极介电材料层200可包括氧化硅(sio
x
)或高介电常数材料，但不限于此。举例而言，图案化硬掩模层300的图案部分300a可包括氮化硅，但不限于此。例如，在本实施例中，形成图案化硬掩模层300的步骤，包括在栅极介电材料层200上形成氮化硅层，再进行一光致抗蚀剂蚀刻制作工艺，移除一部分氮化硅层，进而在栅极介电材料层200之上形成具有多个图案部分300a的图案化硬掩模层300。
43.请参照图1b，沉积导电材料层400于图案化硬掩模层300的多个图案部分300a之上。之后，再对导电材料层400进行平坦化，使导电材料层400填充位于各相邻二图案部分300a之间的凹室或空间。举例而言，导电材料层400可包括(但不以此为限)掺杂多晶硅、硅、锗、金属或其他导电材料。
44.请参照图1c，不使用任何蚀刻掩模，以图案化硬掩模层300作为停止层来执行一蚀刻制作工艺111，以移除一部分的导电材料层400。一实施例中，此蚀刻制作工艺111例如是各向异性干蚀刻(anisotropic dry etch)，但不限于此。利用图案化硬掩模层300和导电材料层400之间的蚀刻选择比差异，蚀刻制作工艺111之后，可以在多个图案部分300a的两个相邻的图案部分300a之间余留一部分的导电材料层400而形成导电块400a，导电块400a具有顶部凹陷400b以及二个尖端400c，此二个尖端400c位于顶部凹陷400b的相对两侧上。换言之，此二个尖端400c分别相邻于导电块400a的相对两侧壁。
45.请参照图1d，移除图案化硬掩模层300的多个图案部分300a，以在栅极介电材料层200上余留多个导电块400a。一实施例中，每一个导电块400a可以用来作为半导体结构10的一浮置栅极101。举例而言，浮置栅极101的厚度可介于至之间，但不限于此。为了简洁清楚说明起见，图1d中仅绘示二个导电块400a。但在其他实施例中，栅极介电材料层200上可以包括更多的导电块400a。
46.请参照图1e及图1f，在浮置栅极101之上依序形成介电材料层500和介电材料层600。其中，介电材料层500和介电材料层600可以是由相同或不同材料所构成。举例而言，介电材料层500与介电材料层600可包括硅氧化物(sio
x
)、氮氧化硅(sio
x
n)或二者之组合，但不限于此。
47.例如，在本实施例中，介电材料层500与介电材料层600可以是通过沉积制作工艺，依序形成并覆盖在栅极介电材料层200和浮置栅极101上方的二个硅氧化物层。在另一实施例中，介电材料层500可以是一种以热氧化制作工艺形成于浮置栅极101表面的硅氧化物介电衬里层；介电材料层600则是通过沉积制作工艺，形成并覆盖在栅极介电材料层200和介电材料层500上方的硅氧化物层。
48.请参照图1g，利用沉积制作工艺在介电材料层600上形成导电材料层700。举例而言，导电材料层700可包括掺杂多晶硅、硅、锗、金属或其他导电材料，但不限于此。导电材料层700的厚度可介于至之间，较佳为但不限于此。
49.请参照图1h，执行一蚀刻制作工艺，以完成半导体结构10的制备。本实施例中，此蚀刻制作工艺例如是多晶硅蚀刻(poly etch)，但不限于此。在本实施例中，半导体结构10包括基板100、依序堆叠于基板100上方的栅极介电层102、浮置栅极101、介电层103、介电层104以及控制栅极105。
50.详言之，栅极介电层102设置在基板100上。浮置栅极101设置在栅极介电层102之上，浮置栅极101具有二个尖端400c，此二个尖端400c位于浮置栅极101的顶表面上，此二个尖端400c位于浮置栅极101的顶表面的相对两侧。介电层103设置在浮置栅极101上，介电层104设置在介电层103上，控制栅极105设置在介电层104上。
51.本实施例中，控制栅极105至少部分重叠浮置栅极101。换言之，在纵方向上，控制栅极105并未完全重叠浮置栅极101。控制栅极105部分覆盖介电层104的顶表面。换言之，控制栅极105并未完全覆盖介电层104的顶表面。浮置栅极101的内侧壁101a被介电层103覆盖。举例而言，浮置栅极101的内侧壁101a也可被介电层103完全覆盖，但不限于此。浮置栅极101的外侧壁101b被介电层103覆盖。举例而言，浮置栅极101的外侧壁101b可被介电层103完全覆盖，但不限于此。浮置栅极101的顶表面被介电层103覆盖。举例而言，浮置栅极101的顶表面可被介电层103完全覆盖，但不限于此。
52.图2a至图2g是根据本说明书的第二实施例所绘示之制作半导体结构20的一系列制作工艺结构剖面示意图。半导体结构20的制作方法大致上与半导体结构10的制作方法类似，差别主要在于浮置栅极201的制作方式。
53.请参照图2a，首先，提供基板100。接着，形成栅极介电材料层200于基板100上。接着，形成图案化硬掩模层300于基板100的上方。一实施例中，图案化硬掩模层300可包括多个图案部分300a，此些图案部分300a位于栅极介电材料层200之上。
54.举例而言，基板100可包括硅(si)、锗(ge)或砷化镓(gaas)，但不限于此。举例而言，栅极介电材料层200可包括氧化硅(sio
x
)或高介电常数材料，但不限于此。举例而言，图案化硬掩模层300的图案部分300a可包括氮化硅，但不限于此。例如，在本实施例中，形成图案化硬掩模层300的步骤，包括在栅极介电材料层200上形成氮化硅层，再进行一光致抗蚀剂蚀刻制作工艺，移除一部分氮化硅层，进而在栅极介电材料层200之上形成具有多个图案部分300a的图案化硬掩模层300。
55.请参照图2b，本实施例中，图案化硬掩模层300可包括一单一个图案部分300a。一实施例中，沉积导电材料层400于图案化硬掩模层300的单一个图案部分300a之上。举例而言，导电材料层400可包括(但不以此为限)掺杂多晶硅、硅、锗、金属或其他导电材料。
56.请参照图2c，不使用任何蚀刻掩模，以图案化硬掩模层300作为停止层来执行一蚀刻制作工艺211，以移除一部分的导电材料层400。一实施例中，此蚀刻制作工艺211例如是各向异性蚀刻或毯式蚀刻(blanket etch)，但不限于此。利用图案化硬掩模层300和导电材料层400之间的蚀刻选择比差异，蚀刻制作工艺211之后，可以在多个图案部分300a的一独立图案部分300a的相对两侧壁上余留一部分的导电材料层400而形成二个导电块400a，此二个导电块400a各自具有单一个尖端400c。一实施例中，此二个导电块400a的其中之一用作浮置栅极201。另一实施例中，此二个导电块400a皆用作浮置栅极201。
57.移除图案化硬掩模层300的单一个图案部分300a之后，以在栅极介电材料层200上余留多个导电块400a。一实施例中，每一个导电块400a可以用来作为半导体结构20的一浮
置栅极201。举例而言，浮置栅极201的厚度可介于至之间，但不限于此。为了简洁清楚说明起见，图2c中仅绘示二个导电块400a。但在其他实施例中，栅极介电材料层200上可以包括更多的导电块400a。
58.请参照图2d及图2e，在浮置栅极201之上依序沉积介电材料层500和介电材料层600。其中，介电材料层500和介电材料层600可以是由相同或不同材料所构成。举例而言，介电材料层500与介电材料层600可包括硅氧化物(sio
x
)、氮氧化硅(sio
x
n)或二者之组合，但不限于此。
59.例如，在本实施例中，介电材料层500与介电材料层600可以是通过沉积制作工艺，依序形成并覆盖在栅极介电材料层200和浮置栅极201上方的二个硅氧化物层。在另一实施例中，介电材料层500可以是一种以热氧化制作工艺形成于浮置栅极201表面的硅氧化物介电衬里层；介电材料层600则是通过沉积制作工艺，形成并覆盖在栅极介电材料层200和介电材料层500上方的硅氧化物层。
60.请参照图2f，利用沉积制作工艺在介电材料层600上形成导电材料层700。举例而言，导电材料层700可包括掺杂多晶硅、硅、锗、金属或其他导电材料，但不限于此。导电材料层700的厚度可介于至之间，较佳为但不限于此。
61.请参照图2g，执行一蚀刻制作工艺，以完成半导体结构20的制备。本实施例中，此蚀刻制作工艺例如是多晶硅蚀刻，但不限于此。本实施例中，半导体结构20包括基板100、依序堆叠于基板100上方的栅极介电层202、浮置栅极201、介电层203、介电层204以及控制栅极205。
62.详言之，栅极介电层202设置在基板100上。浮置栅极201设置在栅极介电层202之上，浮置栅极201具有单一个尖端400c，此单一个尖端400c位于浮置栅极201的顶表面上，此单一个尖端400c相邻于控制栅极205。介电层203设置在浮置栅极201上，介电层204设置在介电层203上，控制栅极205设置在介电层204上。
63.本实施例中，控制栅极205至少部分重叠浮置栅极201。换言之，在纵方向上，控制栅极205并未完全重叠浮置栅极201。控制栅极205部分覆盖介电层204的顶表面。换言之，控制栅极205并未完全覆盖介电层204的顶表面。浮置栅极201的内侧壁201a被介电层203覆盖。举例而言，浮置栅极201的内侧壁201a也可被介电层203完全覆盖，但不限于此。浮置栅极201的外侧壁201b被介电层203覆盖。举例而言，浮置栅极201的外侧壁201b可被介电层203完全覆盖，但不限于此。浮置栅极201的顶表面被介电层203覆盖。举例而言，浮置栅极201的顶表面可被介电层203完全覆盖，但不限于此。
64.根据上述实施例，本说明书揭露一种半导体结构，此半导体结构包括：基材、栅极介电层、浮置栅极、第一介电层以及控制栅极。栅极介电层设置在基板上。浮置栅极设置在栅极介电层上，浮置栅极具有至少一尖端，此至少一尖端位于浮置栅极的顶表面上。第一介电层设置在浮置栅极上。控制栅极设置在第一介电层的上方，控制栅极至少部分重叠浮置栅极。
65.通过设置具有尖端的浮置栅极且控制栅极至少部分重叠浮置栅极，能够缩短浮置栅极与控制栅极之间的抹除路径，进一步具有减少存储单元尺寸，提升制作工艺品质，降低操作电压，提升耐久度，高速的写入操作及抹除操作等优点。
66.虽然本发明已以优选实施例公开如上，然而其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。