一种FinFET及其形成方法与流程

一种finfet及其形成方法
技术领域
1.本发明涉及半导体制造技术领域，具体涉及一种finfet及其形成方法。


背景技术：

2.在先进的互补金属氧化物半导体(cmos)产业中，随着22nm及更小尺寸的到来，为了改善短沟道效应并提高器件的性能，鳍式场效应晶体管(fin field-effect transistor，finfet)被广泛的采用。然而在现有finfet的制造工艺过程中，鳍片存在关键尺寸(cd，critical dimension)损失严重的问题。
3.如图1和图2所示，图1显示为现有finfet工艺中最初刻蚀形成鳍片的示意图；图2显示为现有finfet工艺中最终成型的鳍片的示意图。可以看出，此过程中鳍片关键尺寸损失严重，就以鳍片的顶部关键尺寸来说，由平均12.4nm变为平均3.5nm，损失近9nm。图3显示为鳍片关键尺寸大小与迁移率的关系示意图。如图3所示，鳍片关键尺寸损失严重，会导致迁移率大大降低，而且从图3中可以看出，鳍片关键尺寸在8nm左右时，迁移率最高。


技术实现要素：

4.有鉴于此，本发明提供一种finfet及其形成方法，用以降低鳍片键尺寸损失，并且控制鳍片关键尺寸在8nm左右，从而实现改善沟道迁移率和提升器件性能的目的。
5.本发明提供一种finfet的形成方法，包括以下步骤：
6.步骤一、提供衬底，所述衬底表面具有凸出的第一鳍部和覆盖所述第一鳍部侧壁的隔离结构，且所述隔离结构顶部低于所述第一鳍部顶部；
7.步骤二、在所述第一鳍部表面生长一外延层，所述外延层与所述第一鳍部叠加形成第二鳍部；
8.步骤三、在所述第二鳍部表面形成栅极结构，所述栅极结构横跨所述第二鳍部顶部和侧壁。
9.优选地，步骤一中所述第一鳍部的材料为硅。
10.优选地，步骤二中所述外延层为采用外延工艺生成的纯净不掺杂的硅层。
11.进一步地，所述硅层的厚度为20～150a。
12.优选地，步骤二中所述第二鳍部的关键尺寸在8nm范围内。
13.本发明还提供一种finfet，包括：
14.衬底；
15.形成于所述衬底表面具有凸出的第一鳍部和覆盖所述第一鳍部侧壁的隔离结构；
16.形成于所述第一鳍部表面的外延层，所述外延层与所述第一鳍部叠加形成第二鳍部；以及
17.形成于所述第二鳍部表面表面且横跨所述第二鳍部顶部和侧壁的栅极结构。
18.优选地，所述第一鳍部的材料为硅。
19.优选地，所述外延层为采用外延工艺生成的纯净不掺杂的硅层。
20.进一步地，所述硅层的厚度为20～150a。
21.优选地，所述第二鳍部的关键尺寸在8nm左右。
22.本发明在形成栅极结构前增加一工艺步骤，在鳍部表面形成一外延层，能够有效地补偿finfet工艺过程中的鳍部关键尺寸的损失，并控制鳍部关键尺寸达到最佳迁移率的尺寸，提升半导体器件性能。
附图说明
23.通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
24.图1显示为现有finfet工艺中最初刻蚀形成鳍片的示意图；
25.图2显示为现有finfet工艺中最终定型的鳍片的示意图；
26.图3显示为鳍片关键尺寸大小与迁移率的关系示意图；
27.图4显示为本发明实施例的finfet的形成方法的流程图；
28.图5显示为现有finfet工艺中栅极结构形成前鳍部的结构示意图；
29.图6显示为本发明实施例的finfet的结构示意图。
具体实施方式
30.以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
31.此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
32.除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
33.在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
34.在finfet工艺中，鳍刻蚀形成后，主要有四步造成关键尺寸损失：鳍刻蚀后浅沟槽隔离(sti)工艺中的线型氧化层(liner oxide)的氧化、隔离材料的高温填充、平坦化的高温退火以及栅氧化层的高温氧化。而现有技术中，改善鳍片关键尺寸损失的方法有：鳍刻蚀后sti线型氧化层形成前增加一利用原子层沉积(ald)形成氧化层的步骤；隔离材料填充后，降低退火工艺的温度；sti cmp工艺中降低退火温度；栅氧化层形成前增加利用原子层沉积(ald)形成氧化层的步骤。显然，在现有技术中，为了达到降低鳍关键尺寸损失的目的，需要在原有工艺基础上增加许多步骤，这使得finfet工艺流程繁琐。因此，本发明提出一种finfet及其形成方法。下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
35.如图4所示，是本发明实施例finfet的形成方法的流程图；如图5所示，图5显示为现有finfet工艺中栅极结构形成前鳍部的结构示意图；如图6所示，图6显示为本发明实施
例的finfet的结构示意图；本发明实施例的finfet的形成方法包括如下步骤：
36.步骤一、如图5所示，提供衬底11，所述衬底11表面具有凸出的第一鳍部12和覆盖所述第一鳍部12侧壁的隔离结构13，且所述隔离结构13顶部低于所述第一鳍部12顶部。
37.本发明实施例中，第一鳍部12的材料为硅。衬底11可以是单晶硅、多晶硅或非晶硅；衬底11也可以是硅、锗、砷化镓或硅锗化合物；衬底11还可以具有外延层或绝缘体上的硅衬底(soi衬底)；衬底11还可以是其它半导体材料。隔离结构13的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种。
38.形成所述鳍部12的过程可以包括：在衬底11的表面上形成图案化的掩膜层，图案化的掩膜层定义了鳍片的宽度、长度以及位置等，然后以图案化的掩膜层为掩膜蚀刻所述衬底11，以形成鳍部12。
39.形成所述隔离结构13的过程可以包括：形成沟槽，并在该沟槽的底部与侧壁依序形成线型氧化层；在所述沟槽中填充隔离材料；进行平坦化制程，以形成隔离结构13。
40.上述形成形成鳍部12和形成隔离结构13的方法仅作为示例，并不构成对本发明的限制，对于其它适合的方法也可适用。
41.在鳍部最初刻蚀形成到最终成型的过程中，如图5所示，第一鳍部12关键尺寸损失严重。
42.步骤二，如图6所示，在所述第一鳍部12表面生长一外延层14，所述外延层14与所述第一鳍部12叠加形成第二鳍部。
43.第二鳍部是外延层14与第一鳍部12的结合，图中未示出。
44.本发明实施例中，外延层14为采用外延工艺生成的纯净不掺杂的硅层，厚度为20～150a。第二鳍部的关键尺寸在8nm左右。
45.本发明实施例通过在第一鳍部表面生长外延层来弥补鳍部在工艺过程中的关键尺寸损失，并且控制关键尺寸为最佳迁移率尺寸，最佳迁移率尺寸如图3所示，在此不再赘述。
46.本发明实施例采用纯净不掺杂的硅层为外延层，与第一鳍部的材料相同，减少了鳍表面沟道的杂质含量，改善了迁移率，提升了半导体器件性能。
47.步骤三，在所述第二鳍部表面形成栅极结构，所述栅极结构横跨所述第二鳍部顶部和侧壁。
48.相比现有降低鳍部关键尺寸损失的方法，本发明实施例的finfet的形成方法，只需在现有工艺基础上，在形成栅极结构，也即，栅氧化层之前，在鳍部表面外延生长一外延层，即可有效弥补鳍的关键尺寸损失，实现控制鳍关键尺寸为最佳迁移率尺寸，简化了finfet工艺流程，并且生长的外延层采用纯净不参杂的新鲜纯硅，可有效地减少鳍表面沟道的杂质含量，提高沟道迁移率。
49.图6显示为本发明实施例的finfet的结构示意图的结构示意图。如图6所示，包括衬底11、形成于衬底11表面具有凸出的第一鳍部12、覆盖第一鳍部侧壁的隔离结构13、形成于所述第一鳍部表面的外延层14。本发明实施例中，外延层14与第一鳍部14叠加形成第二鳍部，第二鳍部的关键尺寸在8nm左右。第一鳍部12与外延层14的材料相同，为纯净不掺杂的硅。外延层14采用外延工艺生成。外延层14的厚度为20～150a。
50.另外，本发明实施例的finfet还包括形成在第二鳍部表面且横跨所述第二鳍部顶
部和侧壁的栅极结构。
51.本发明实施例通过形成外延层14，解决了finfet工艺过程中的鳍关键尺寸损失严重，导致迁移率低的问题，实现了改善沟道迁移率和提升器件性能的目的。
52.应当理解，许多其他层也可以存在，例如间隔元件和/或其他合适的部件，为了简化，图示中予以省略。
53.以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。