一种集成MOSFET器件及制备方法与流程

一种集成mosfet器件及制备方法
技术领域
1.本发明涉及半导体功率器件技术领域，更具体的涉及一种集成mosfet 器件及制备方法。


背景技术：

2.对于功率器件mosfe(英文为：metal-oxide-semiconductor field-effecttransistor，中文为：金属氧化物半导体场效晶体管)器件，目前一些应用领域 中为了追求更低的内阻，主要通过减小各个关键尺寸的宽度来增加器件原胞密 度来实现，但器件关键尺寸的减小势必压缩栅氧化层的厚度，从而降低器件栅 极的抗静电和抗冲击能力。


技术实现要素：

3.本发明实施例提供一种集成mosfet器件及制备方法，能够有效的增强 栅极的抗静电和抗冲击能力，通过esd多晶硅层作为掩膜版阻挡p型体区在 外围的注入达到器件耐压的目的，且在rg区域内形成可调节电阻区，可完善 器件的功能。
4.本发明实施例提供一种集成mosfet器件，包括：
5.非掺杂多晶硅层，其位于第一导电类型漂移层的上方，其通过离子注入形 成第一层第二导电类型体区；
6.有源区沟槽，其位于mosfet区域，其两侧设置第二层第二导电类型体 区，位于有源区沟槽一侧的第二层第二导电类型体区上层设置第二层第一导电 类型源区；
7.esd区域，其位于所述mosfet区域和rg区域之间；
8.第一层第一导电类型源区，其位于所述esd区域的第一层第二导电类型 体区内；
9.可调节电阻区，其位于rg区域内的第一层第二导电类型体区的上层。
10.优选地，还包括：n型重掺杂多晶硅层和栅氧化层；
11.所述有源区沟槽内和所述第一导电类型漂移层的上方设置所述栅氧化层；
12.所述有源区沟槽内设置所述n型重掺杂多晶硅层，且位于所述有源区沟槽 内的所述n型重掺杂多晶硅层的上表面与位于有源区沟槽的顶部两侧的栅极 氧化层的上表面具有相同的高度。
13.优选地，还包括氮氧化硅层和第一隔离氧化层；
14.所述氮氧化硅层和第一隔离氧化层依次设置在所述栅氧化层上方，所述第 一隔离氧化层的上表面与所述第一层第二导电类型体区的下表面相接触；
15.位于所述mosfet区域的氮氧化硅层、第一隔离氧化层和第一层第二导 电类型体区具有相同的宽度；位于所述esd区域的氮氧化硅层、第一隔离氧 化层和第一层第二导电类型体区具有相同的宽度；所述rg区域的氮氧化硅层、 第一隔离氧化层和第一层第二导电类型体区具有相同的宽度；
16.位于所述esd区域的第一层第二导电类型体区与所述位于所述mosfet 区域第一层第二导电类型体区和位于所述rg区域的第一层第二导电类型体区 之间存在间隙。
17.优选地，还包括第一层第二导电类型体区；
18.位于所述mosfet区域的第一层第二导电类型体区在垂直方向上的投影 与位于所述mosfet区域内的第二层第二导电类型体区不重合；
19.所述有源区沟槽一侧的第二层第一导电类型源区上和所述有源区之间的 第二层第二导电类型体区上均设置有接触孔，通过所述接触孔与设置在第二隔 离氧化层上的金属层相接触，形成源极区金属层。
20.优选地，位于所述esd区域内的第一层第二导电类型体区在垂直方向上 的投影与位于所述mosfet区域内的第二层第二导电类型体区不重合；
21.位于rg区域内第一层第二导电类型体区在垂直方向上的投影与位于rg 区域内的第二层第二导电类型体区不重合；
22.位于所述第一层第一导电体类型体区两个所述第一层第一导电类型源区 不接触，且每个所述第一层第一导电类型源区上均设置一个接触孔；
23.位于所述rg区域内所述可调节电阻区上设置两个接触孔；
24.靠近所述mosfet区域的所述esd区域内的一个所述接触孔与设置在第 二隔离氧化层上的金属层相接触，形成栅极区金属层；
25.靠近所述rg区域的所述esd区域内的另一个所述接触孔与设置在第二隔 离氧化层上的金属层相接触，靠近所述esd区域内的所述rg区域的一个所述 接触孔与设置在第二隔离氧化层上的金属层相接触，形成rg区
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esd区连接 金属层；
26.位于所述rg区域的另一个所述接触孔与设置在第二隔离氧化层上的金属 层相接触，形成栅极多晶硅
‑‑
rg区连接金属层。
27.本发明实施例还提供一种集成mosfet器件的制备方法，包括：
28.通过离子注入方式，将第一导电类型漂移层上方的非掺杂多晶硅层形成第 一层第二导电类型体区；将所述第一导电类型漂移层划分为mosfet区域、 esd区域和rg区域；
29.通过离子注入在所述esd区域内的所述第一层第二导电类型体区上形成 第一层第一导电类型源区，在所述有源区沟槽的一侧的第二层第二导电类型体 区上形成第二层第一导电类型源区；
30.通过离子注入在所述rg区域的所述第一层第二导电类型体区上形成可调 节电阻区；
31.在所述第二层第二导电类型体区、所述第二层第一导电类型源区、第一层 第一导电类型源区和所述可调节电阻区上形成接触孔，并通过所述接触孔依次 形成源极区金属层、栅极多晶硅
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rg区连接金属层、rg区
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esd区连接金属层 和栅极区金属层。
32.优选地，所述通过离子注入在所述rg区域的所述第一层第二导电类型体 区上形成可调节电阻区，具体包括：
33.在所述mosfet区域、所述esd区域和rg区域的上表面形成第三光刻 胶层；
34.位于所述rg区域的上表面的第三光刻胶层覆盖所述第一层第二导电类型 体区的顶部两侧，向位于所述rg区域的所述第一层第二导电类型体区进行离 子注入，在所述第一层第二导电类型体区内形成可调节电阻区。
35.优选地，所述位于所述rg区域的上表面的第三光刻胶层覆盖所述第一层 第二导电类型体区的顶部两侧，还包括：
36.位于所述rg区域的所述第一层第二导电类型体区的顶部部分覆盖所述第 三光刻胶层，其中，位于所述第一层第二导电类型体区的顶部的第三光刻胶层 的形状至少包括：至少三个形状一致不接触的第一矩形，且所述第一矩形的长 边的边长小于位于所述可调节电阻区上的两个所述接触孔之间的间距；两个形 状一致的第二矩形，其设置在位于所述可调节电阻区上的两个所述接触孔之间 的侧边上，且所述第二矩形的长边的边长小于两个所述接触孔之间的间距；蛇 形线。
37.优选地，所述将第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第 二导电类型体区之前，还包括：
38.通过刻蚀方法在第一导电类型漂移层内形成有源区沟槽；
39.在所述第一导电类型漂移层上、所述有源区沟槽内形成栅极氧化层，通过 化学气象淀积所述有源区沟槽内形成多晶硅层；
40.在所述栅极氧化层和所述多晶硅层上表面依次形成氮氧化硅层、第一隔离 氧化层和非掺杂多晶硅层。
41.所述通过离子注入在所述esd区域内的所述第一层第二导电类型体区上 形成第一层第一导电类型源区，在所述有源区沟槽的一侧的第二层第二导电类 型体区上形成第二层第一导电类型源区之前，还包括：
42.通过刻蚀方式，将所述esd区域的两侧、所述rg区域的两侧、所述 mosfet区域的两侧且位于第一导电类型漂移层上方的所述氮氧化硅层、第一 隔离氧化层和第一层第二导电类型体区去掉，其中，所述esd区域位于所述 rg区域和所述mosfet区域之间；所述mosfet区域的一侧包括所述有源区 沟槽之间、所述有源区沟槽两侧上方的所述氮氧化硅层、第一隔离氧化层和第 一层第二导电类型体区；
43.在所述第一导电类型漂移层内形成第二层第二导电类型体区，其中，位于 所述mosfet区域的第一层第二导电类型体区在垂直方向上的投影与第二层 第二导电类型体区不重合；位于所述esd区域内第一层第二导电类型体区在 垂直方向上的投影与第二层第二导电类型体区不重合；位于rg区域内第一层 第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区不重合。
44.优选地，所述将第一导电类型漂移层上方的非掺杂多晶硅层形成第一层第 二导电类型体区时为第一次离子注入，在所述第一导电类型漂移层内形成第二 层第二导电类型体区时为第二次离子注入；其中，所述第一次离子注入的注入 剂量大于所述第二次离子注入的剂量。
45.本发明实施例提供一种集成mosfet器件及其制备方法，该器件包括：非 掺杂多晶硅层，其位于第一导电类型漂移层的上方，其通过离子注入形成第一 层第二导电类型体区；有源区沟槽，其位于mosfet区域，其两侧设置第二 层第二导电类型体区，位于有源区沟槽一侧的第二层第二导电类型体区上层设 置第二层第一导电类型源区；esd区域，其位于所述mosfet区域和rg区域 之间；第一层第一导电类型源区，其位于所述esd区域的第一层第二导电类 型体区内；可调节电阻区，其位于rg区域内的第一层第二导电类型体区的上 层。该mosfet器件栅极端和源极端集成一个esd区域，可以防止栅氧静电 击穿；在栅极端集成一个rg区域，可以降低栅极电流，提升器件在应用时栅 极端的抗冲击能力；同时，rg区域内形成可调节电阻区，可以完善器件的功 能；进一步地，通过esd区域的多晶硅层作为掩膜
版阻挡第一层第二导电类 型体区在外围的注入达到器件耐压的目的，可以减少一层光刻工艺，降低生产 成本。
附图说明
46.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述 中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付 出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
47.图1为本发明实施例提供的一种集成mosfet器件结构示意图；
48.图2为本发明实施例提供的一种集成mosfet器件制备流程示意图；
49.图3a为本发明实施例提供的第一导电类型漂移层制备示意图；
50.图3b为本发明实施例提供的有源区沟槽制备示意图；
51.图3c为本发明实施例提供的牺牲氧化层制备示意图；
52.图3d为本发明实施例提供的去掉有源区位置牺牲氧化层示意图；
53.图3e为本发明实施例提供的在第一导电类型漂移层上、有源区沟槽内制 备栅极氧化层示意图；
54.图3f为本发明实施例提供的多晶硅层制备示意图；
55.图3g为本发明实施例提供的第一层第二导电类型体区制备示意图；
56.图3h为本发明实施例提供的第二层第二导电类型体区制备示意图；
57.图3i为本发明实施例提供的第一导电类型源区制备示意图；
58.图3j为本发明实施例提供的可调节电阻制备示意图；
59.图3k为本发明实施例提供的第二隔离氧化层制备示意图；
60.图4a为本发明实施例提供的第一种第三光刻胶层和可调节电阻层结构示 意图；
61.图4b为本发明实施例提供的第二种第三光刻胶层和可调节电阻层结构示 意图；
62.图4c为本发明实施例提供的第三种第三光刻胶层和可调节电阻层结构示 意图；
63.其中，第一导电类型衬底层～101，第一导电类型漂移层～102，有源区沟槽 ～103，牺牲氧化层～104，栅极氧化层～105，n型重掺杂多晶硅层～106，氮化硅 层～107，第一隔离氧化层～108，非掺杂多晶硅层～109，第一光刻胶层～110，第 二层第二导电类型体区～111，第二光刻胶层～112，第一层第一导电类型源区 ～113，第二层第一导电类型源区～114，第三光刻胶层～115，可调节电阻区～116， 第二隔离氧化层～117，有源区接触孔～118，rg区接触孔～119，esd区接触孔 ～120，源极区金属层～121，栅极多晶硅
‑‑
rg区连接金属层～122，rg区
‑‑
esd 区连接金属层～123，栅极区金属层～124，漏极区金属层～125。
具体实施方式
64.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清 楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是 全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造 性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
65.图1示例性的示出了本发明实施例提供的一种集成mosfet器件结构示 意图，如图
1所示，该mosfet器件主要包括有源区沟槽103，第一导电类型 漂移层102、第一层第二导电类型体区，第一层第一导电类型源区113，第二 层第一导电类型源区114和可调节的电阻区。
66.由于本发明实施例提供的mosfet器件包括mosfet区域、esd区域和 rg区域，为了清楚介绍该mosfet器件的结构，分别介绍三个区域的详细结 构。
67.如图1所示，在mosfet区域内，有源区沟槽103设置在第一导电类型 漂移层102上，其中，有源区沟槽103位于第一导电类型漂移层102的一侧， 且有源区沟槽103的槽口位于第一导电类型漂移层102的上表面，有源区沟槽103从第一导电类型漂移层102的上表面垂直向下延伸，且有源区沟槽103的 深度小于第一导电类型漂移层102的厚度。
68.mosfet区域包括第一层第二导电类型体区、第二层第二导电类型体区 111和第二层第一导电类型源区114。具体地，在远离esd区域的有源区沟槽 103的一侧设置第二层第一导电类型源区114，且第二层第一导电类型源区114 的上表面、第二层第二导电类型体区111的上表面位于第一导电类型漂移层102 的上表面；第二层第一导电类型源区114的下表面与第二层第二导电类型体区 111的下表面均延伸至第一导电类型漂移层102内，且第二层第一导电类型源 区114的下表面与第二层第二导电类型体区111的下表面具有不同的高度。
69.进一步地，第一导电类型漂移层102上方设置第一层第二导电类型体区， 其在垂直方向上的投影与第二层第二导电类型体区111不重合。本发明实施例 中，位于mosfet区域的第一导电类型漂移层102上方从左至右包括三个区 域，第一个区域包括位于第一导电类型漂移层102上的栅极氧化层105、第二 隔离氧化层117和金属层，该金属层通过有源区接触孔118贯穿第二隔离氧化 层117、栅极氧化层105与第二层第二导电类型体区111相接触，形成源极区 金属层121；第二个区域包括位于第一导电类型漂移层102上的栅极氧化层 105、氮化硅层107、第一隔离氧化层108、第一层第二导电类型体区、第二隔 离氧化层117和相间隔的两块金属层，一块金属层为源极区金属层121的一部 分，另一块金属层为栅极区金属层124的一部分；第三区域包括位于第一导电 类型漂移层102上的栅极氧化层105、第二隔离氧化层117和金属层，该区域 的金属层贯穿第二隔离氧化层117与位于esd区域的第一层第一导电类型源 区113相接触，形成栅极区金属层124。
70.esd区域包括第一层第二导电类型体区、第一层第一导电类型源区113和 第二层第二导电类型体区111，其中，第一层第二导电类型体区和第一层第一 导电类型源区113位于第一导电类型漂移层102的上方，第一层第一导电类型 源区113包括两块，均设置在第一层第二导电类型体区内且不接触，第一层第 二导电类型体区和第一层第一导电类型源区113具有相同的高度；进一步地， 第一层第二导电类型体区与第一导电类型漂移层102之间还包括栅极氧化层 105、氮化硅层107和第一隔离氧化层108。
71.进一步地，第二层第二导电类型体区111位于第一导电类型漂移层102内， 且第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区 111不重合。即位于esd区域的第一导电类型漂移层102上方从左至右包括三 个区域，第一个区域包括位于第一导电类型漂移层102上的栅极氧化层105、 第二隔离氧化层117和金属层；第二个区域包括位于第一导电类型漂移层102 上栅极氧化层105、氮化硅层107、第一隔离氧化层108、第一层第二导电类型 体区、第一层第一导电类型源区113、第二隔离氧化层117和金属层，该
金属 层通过esd区接触孔120贯穿第二隔离氧化层117分别与两个第一层第一导 电类型源区113相接触，靠近mosfet区域的esd区接触孔120与设置在第 二隔离氧化层117上的金属层相接触，形成栅极区金属层124，靠近rg区域 的另一个esd区接触孔120与设置在第二隔离氧化层117上的金属层相接触， 形成rg区
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esd区连接金属层123的一部分；而rg区
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esd区连接金属层123 的另一部分，由靠近esd区域内的rg区域的一个rg区接触孔119贯穿第二 隔离氧化层117与第一层第二导电类型体区相接触，形成rg区
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esd区连接 金属层123的一部分；第三区域包括位于第一导电类型漂移层102上的栅极氧 化层105、第二隔离氧化层117和金属层，该区域的金属层为rg区
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esd区连 接金属层123的一部分。
72.rg区域包括可调节电阻区116、第一层第二导电类型体区和第二层第二导 电类型体区111。具体地，可调节电阻区116位于第一层第二导电类型体区的 上方，其为通过向第一层第二导电类型体区内进行离子注入而形成的，所以可 调节电阻区116的下表面与第一层第二导电类型体区的上表面相接触；进一步 地，第一层第二导电类型体区位于第一导电类型漂移层102的上方，且第一层 第二导电类型体区与第一导电类型漂移层102之间还包括栅极氧化层105、氮 化硅层107和第一隔离氧化层108。
73.进一步地，第二层第二导电类型体区111位于第一导电类型漂移层102内， 且第一层第二导电类型体区在垂直方向上的投影与第二层第二导电类型体区 111不重合。即位于rg区域的第一导电类型漂移层102上方从左至右包括三 个区域，第一个区域包括位于第一导电类型漂移层102上的栅极氧化层105、 第二隔离氧化层117和金属层，该金属层为rg区
‑‑
esd区连接金属层123的 一部分；第二个区域包括位于第一导电类型漂移层102上栅极氧化层105、氮 化硅层107、第一隔离氧化层108、第一层第二导电类型体区、可调节电阻区 116、第二隔离氧化层117和相间隔的两块金属层，一块金属层通过rg区接触 孔119贯穿第二隔离氧化层117与可调节电阻区116相接触，形成rg区
‑‑
esd 区连接金属层123的一部分；另一块金属层通过rg区接触孔119贯穿第二隔 离氧化层117与可调节电阻区116相接触，形成栅极多晶硅
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rg区连接金属层 122；第三区域包括位于第一导电类型漂移层102上的栅极氧化层105、第二隔 离氧化层117和金属层，该区域的金属层为栅极多晶硅
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rg区连接金属层122 的一部分。
74.需要说明的是，该mosfet器件还包括有漏极区金属层125，其位于第一 导电类型衬底层的下方。
75.在本发明实施例中，可以先提供第一导电类型衬底层101，在该第一导电 衬底层上生成第一导电类型漂移层102，该第一导电类型衬底可以是n型衬底， 也可以是p型衬底，当该第一导电类型的衬底层为n型衬底层时，设置在n 型衬底层上的第一导电类型漂移层102为n型外延层；当该第一导电类型的衬 底层为p型衬底时，设置在p型衬底上的第一导电类型漂移层102为p型外延 层。
76.为了更清楚的介绍本发明实施例提供的mosfet器件，以下介绍mosfet 器件的制备方法。
77.图2为本发明实施例提供的一种集成mosfet器件制备流程示意图；图 3a为本发明实施例提供的第一导电类型漂移层制备示意图；图3b为本发明实 施例提供的有源区沟槽制备示意图；图3c为本发明实施例提供的牺牲氧化层 制备示意图；图3d为本发明实施例提供的去掉有源区位置牺牲氧化层示意图； 图3e为本发明实施例提供的在第一导电类型漂
移层上、有源区沟槽内制备栅 极氧化层示意图；图3f为本发明实施例提供的多晶硅层制备示意图；图3g为 本发明实施例提供的第一层第二导电类型体区制备示意图；图3h为本发明实 施例提供的第二层第二导电类型体区制备示意图；图3i为本发明实施例提供 的第一导电类型源区制备示意图；图3j为本发明实施例提供的可调节电阻制 备示意图；图3k为本发明实施例提供的第二隔离氧化层制备示意图。
78.以下以图2提供的制备方法流程示意图，结合图3a～图3k提供的制备示 意图，来详细介绍集成mosfet器件的制备方法，具体的，如图2所示，该 方法主要包括以下步骤：
79.步骤101，通过离子注入方式，将第一导电类型漂移层上方的非掺杂多晶 硅层形成第一层第二导电类型体区；将所述第一导电类型漂移层划分为 mosfet区域、esd区域和rg区域；
80.步骤102，通过离子注入在所述esd区域内的所述第一层第二导电类型体 区上形成第一层第一导电类型源区，在所述有源区沟槽的一侧的第二层第二导 电类型体区上形成第二层第一导电类型源区；
81.步骤103，通过离子注入在所述rg区域的所述第一层第二导电类型体区 上形成可调节电阻区；
82.步骤104，在所述第二层第二导电类型体区、所述第二层第一导电类型源 区、第一层第一导电类型源区和所述可调节电阻区上形成接触孔，并通过所述 接触孔依次形成源极区金属层、栅极多晶硅
‑‑
rg区连接金属层、rg区
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esd 区连接金属层和栅极区金属层。
83.具体的，如图3a所示，先提供了一个n型重掺杂半导体衬底层，该n型 重掺杂半导体衬底层可以称为第一导电类型衬底层101，然后在第一导电类型 衬底层101上生长一层n型轻掺杂外延层，该n型轻掺杂外延层称为第一导 电类型漂移层102。
84.如图3b所示，在第一导电类型漂移层102中通过刻蚀的方式，形成有源 区沟槽103。
85.如图3c和3d所示，在第一导电类型漂移层102的上表面以及有源区沟 槽103内部通过热氧化工艺生长一层牺牲氧化层104，然后通过刻蚀方法将该 牺牲氧化层104刻蚀掉。本实施例中的刻蚀方法包括但不限于干法刻蚀、湿法 刻蚀、干法刻蚀和湿法刻蚀混合使用，其中混合使用方法包括但不限于：先使 用干法刻蚀再使用湿法刻蚀、先使用湿法刻蚀再使用干法刻蚀、先使用干法刻 蚀再使用湿法刻蚀最后使用干法刻蚀、先使用湿法刻蚀再使用干法刻蚀最后使 用湿法刻蚀。
86.如图3e所示，在第一导电类型漂移层102的上表面和有源区沟槽103内通 过热氧化工艺生长一层栅极氧化层105。
87.如图3f所示，通过淀积工艺在栅极氧化层105上表面淀积一层n型重掺 杂多晶硅层106，即在有源区沟槽103内形成n型重掺杂多晶硅层106的同时， 在有源区沟槽103两侧的栅极氧化层105上也淀积了一层n型重掺杂多晶硅层 106。
88.进一步地，通过回刻工艺将有源区沟槽103两侧栅极氧化层105上淀积的 一层n型重掺杂多晶硅层106刻蚀掉。
89.如图3g所示，通过化学气象淀积的方式在有源区沟槽103以及有源区沟 槽103两侧栅极氧化层105上淀积氮氧化层、第一隔离氧化层108和非掺杂多 晶硅层109。
90.在步骤101中，通过第一次离子注入方式将非掺杂多晶硅层109上形成第 一层第
二导电类型体区，需要说明的是，非掺杂多晶硅层109位于第一导电类 型漂移层102上层的最上面，即在进行第一次离子注入时，注入的离子均进入 到非掺杂多晶硅层109，然后非掺杂多晶硅层109形成了第一层第二导电类型 体区。
91.如图3h所示，在第一层第二导电类型体区(非掺杂多晶硅层109)上旋 涂一层第一光刻胶层110，然后第一光刻胶层110通过掩膜板曝光形成光刻胶 掩膜，在本发明实施例中，通过形成光刻胶掩膜的同时，在第一导电类型漂移 层102上定义出mosfet区域、esd区域和rg区域。
92.具体地，第一导电类型漂移层102内部及第一导电类型漂移层102上方所 有层从左至右依次分为mosfet区域、esd区域和rg区域。进一步地，通过 刻蚀方式，将esd区域的两侧、rg区域的两侧、mosfet区域的两侧且位于 第一导电类型漂移层102上方的氮氧化硅层、第一隔离氧化层108和形成的第 一层第二导电类型体区去刻蚀掉，需要说明的是，esd区域位于rg区域和 mosfet区域之间，即esd区域的两侧分别与rg区域的一侧和mosfet区 域的一侧相接触；再者，上述关于mosfet区域的另一侧的描述，其包括有 源区沟槽103之间、有源区沟槽103两侧上方的氮氧化硅层、第一隔离氧化层 108和第一层第二导电类型体区。
93.需要说明的是，本发明实施例中，栅极端和源极端集成一个esd结构，可 以防止栅氧静电击穿；进一步地，当在栅极端集成一个rg结构降低栅极电流， 进一步提升器件在应用时栅极端的抗冲击能力。
94.进一步地，通过第二次注入方式在位于有源区沟槽103之间、有源区沟槽 103两侧、mosfet区域和esd区域之间、esd区域和rg区域之间以及rg 区域的一侧形成第二层第二导电类型体区111；需要说明的是，第二次离子注 入时，第一层第二导电类型体区上旋涂一层光刻胶，因此，位于第一导电类型 漂移层102上方未被刻蚀掉的区域阻挡了进入第一导电类型漂移层102的离 子。
95.当第一层第二导电类型体区作为掩膜版时，阻挡第二层第二导电类型体区111在外围的注入达到器件耐压的目的，可以减少一层光刻工艺，降低生产成 本；进一步地，第一层第二导电类型体区注入能量需保证在注入时不能穿过非 掺杂多晶硅层109和第一隔离氧化层108的厚度之和。
96.进一步地，位于mosfet区域的第一层第二导电类型体区在垂直方向上 的投影与第二层第二导电类型体区111不重合；位于esd区域内第一层第二 导电类型体区在垂直方向上的投影与第二层第二导电类型体区111不重合；位 于rg区域内第一层第二导电类型体区在垂直方向上的投影与第二层第二导电 类型体区111不重合。
97.需要说明的是，在本发明实施例中，第一次离子注入剂量是第二次离子注 入剂量的两个数量级，即第一层第二导电类型体区作为掩膜版时，第二次离子 注入的剂量对第一层第二导电类型体区的掺杂浓度没有影响，因此也不会对 esd的抗静电能力产生影响。
98.在步骤102中，通过光刻工艺在第一导电类型漂移层102上方形成第一导 电类型源区第二光刻胶层112，然后第二光刻胶层112通过掩膜板曝光形成光 刻胶掩膜，通过第三次离子注入方式，在esd区域内的第一层第二导电类型 体区上形成两个不相邻的第一层第一导电类型源区113、在有源区沟槽103之 间以及有源区沟槽103的一侧形成第二层第一导电类型源区114。
99.如图3i所示，这里的第一层第一导电类型源区113和第二层第一导电类型 源区
114是同时形成的，只是形成的位置有所不同，为了避免对该第一导电类 型源区介绍时产生混淆，根据第一导电类型源区的不同位置，分别将其定义为 第一层第一导电类型源区113和第二层第一导电类型源区114。
100.在步骤103中，通过第四次离子注入在rg区域的第一层第二导电类型体 区上形成可调节电阻区116。
101.具体地，如图3j所示，在位于rg区域的第一层第二导电类型体区上通过 光刻工艺形成第三光刻胶层，并通过离子注入方式在第一层第二导电类型体区 内形成可调节电阻区116。
102.需要说明的是，形成可调节电阻区116是在esd注入背景下形成的，其 可以减少一层光刻工艺，从而降低生产成本。进一步地，本发明实施例提供的 可调节电阻区116，其电阻值的大小与注入离子的区域的大小有关，即与第三 光刻胶层的形状有关。具体地，本发明实施例提供的第三光刻胶层，其形成在 mosfet区域、esd区域和rg区域的上表面，具体地，位于rg区域的第三 光刻胶层覆盖第一层第二导电类型体区的顶部两侧，但在rg区域的第一层第 二导电类型体区的顶部可以呈部分覆盖方式。其中，位于第一层第二导电类型 体区的顶部的第三光刻胶层的形状可以包括以下几种方式，如图4a所示，位 于第一层第二导电类型体区的顶部的第三光刻胶层的为两个形状一致的第二 矩形，其设置在位于可调节电阻区116上的两个接触孔之间的侧边上，由于需 要在可调节电阻区116上设置两个接触孔，所以两个矩形的长边边长小于两个 接触孔之间的间距，在这种情况下，离子注入区域的面积比较大，即通路最大， 因此形成的可调节电阻区116最小；如图4b所示，位于第一层第二导电类型 体区的顶部的第三光刻胶层的形状包括至少三个形状一致不接触的第一矩形， 多个第一矩形的形状一致，由于需要在可调节电阻区116上设置两个接触孔， 所以多个矩形的长边边长小于两个接触孔之间的间距，在这种情况下，离子注 入区域的面积比图4a的面积小，通路小于图4a的通路，因此形成的可调节 电阻区116大于图4a所形成的电阻；如图4c所示，位于第一层第二导电类 型体区的顶部的第三光刻胶层的形状为蛇形线，该蛇形线包括多个与接触孔呈 垂直且相互平行的第三矩形，多个与接触孔平行的第四矩阵。需要说明的是， 两个第三矩阵通过一个四矩阵连接，由于需要在可调节电阻区116上设置两个 接触孔，所以蛇形线的宽度小于两个接触孔之间的间距，在这种情况下，离子 注入区域的面积最小，即弯弯曲曲通路最小，因此形成的可调节电阻区116最 大。
103.在步骤104中，如图3k所示，通过淀积工艺在第一导电类型漂移层102 上淀积第二隔离氧化层117，通过光刻和刻蚀的方式形成多个接触孔，为了方 便对上述多个接触孔进行说明，将接触孔从左至右，依次称为有源区接触孔 118，esd区接触孔120和rg区接触孔119。
104.进一步地，在接触孔中填充金属并通过溅射工艺在晶圆表面溅射一层金属 层，在通过光刻和刻蚀工艺定义成源极层金属层121、栅极多晶硅
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rg区连接 金属层122、rg区
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esd区连接金属层123和栅极区金属层124，通过研磨工 艺将晶圆减薄后，再通过金属蒸镀工艺形成漏极区金属层125。
105.如图1所示，在mosfet区域内，金属层通过贯穿第二隔离氧化层117、 栅极氧化层105的有源区接触孔118与第二层第二导电类型体区111相接触， 形成源极区金属层121；在esd区域内，金属层通过贯穿第二隔离氧化层117 的一个esd区接触孔120与两个第一层第
一导电类型源区113相接触，其中， 靠近mosfet区域的esd区接触孔120与设置在第二隔离氧化层117上的金 属层相接触，形成栅极区金属层124；靠近rg区域的另一个esd区接触孔120 与设置在第二隔离氧化层117上的金属层相接触，形成rg区
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esd区连接金 属层123的一部分；而rg区
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esd区连接金属层123的另一部分，由靠近esd 区域内的rg区域的一个rg区接触孔119贯穿第二隔离氧化层117与可调节电 阻区116相接触，形成rg区
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esd区连接金属层123的一部分；在rg区域内， 一块金属层通过一个rg区接触孔119贯穿第二隔离氧化层117与可调节电阻 区116相接触，形成rg区
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esd区连接金属层123的一部分，另一块金属层 通过另一个rg区接触孔119贯穿第二隔离氧化层117与可调节电阻区116相 接触，形成栅极多晶硅
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rg区连接金属层122。漏极区金属层125与第一导电 类型衬底层101的下表面相接触。
106.综上所述，本发明实施例提供一种集成mosfet器件，包括：非掺杂多 晶硅层，其位于所述第一导电类型漂移层的上方，其通过离子注入形成所述第 一层第二导电类型体区；有源区沟槽，其位于mosfet区域，其两侧设置第 二层第二导电类型体区，位于所述有源区沟槽一侧的所述第二层第二导电类型 体区上层设置第二层第一导电类型源区；esd区域，其位于所述mosfet区 域和rg区域之间；第一层第一导电类型源区，其位于所述esd区域的所述第 一层第二导电类型体区内；可调节电阻区，其位于rg区域内的所述第一层第 二导电类型体区的上层。
107.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基 本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要 求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
108.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发 明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及 其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。