用于先进集成电路结构制造的金属线和过孔阻挡层、以及过孔外形的制作方法

用于先进集成电路结构制造的金属线和过孔阻挡层、以及过孔外形
1.相关申请的交叉引用
2.本技术要求于2020年8月31日提交的题为“metal line and via barrier layers for advanced integrated circuit structure fabrication”的美国临时申请no.63/072,811的权益，并且要求2020年8月31日提交的题为“via profiles for advanced integrated circuit structure fabrication”的美国临时申请no.63/072,826的权益，由此通过引用将这两个美国临时申请的全部内容并入本文中。
技术领域
3.本公开的实施例属于先进集成电路结构制造领域，并且特别是10纳米节点和更小的集成电路结构制造以及所得结构。


背景技术：

4.在过去的几十年中，集成电路中特征的缩放一直是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增大容量的产品。然而，对更大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
5.常规和当前已知的制造工艺中的可变性可能限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，未来技术节点所需的功能部件的制造可能需要在当前的制造工艺中引入新的方法或集成新的技术或替换当前的制造工艺。
附图说明
6.图1a示出了具有阻挡层和铜层的典型互连的截面图。
7.图1b示出了双镶嵌互连中的典型的铜和tan/ta阻挡部的截面图。
8.图2示出了使用通过pvd沉积的tan/ta形成的结构(左侧)和随后的溅射蚀刻以减小底部阻挡部(右侧)的截面图。
9.图3包括根据本公开的实施例的使用通过pvd沉积的ta形成的结构(左侧)和随后的溅射蚀刻以减小ta厚度(右侧)的截面图像。
10.图4是根据本公开的实施例的示出利用较薄的阻挡部使开尔文过孔电阻减小约30％的曲线图。
11.图5a示出了表示全沟槽加全过孔工艺方案中的各种操作的截面图。
12.图5b示出了表示根据本公开的实施例的在部分沟槽加悬挂过孔加穿透(bt)蚀刻工艺方案中的各种操作的截面图。
13.图6是根据本公开的实施例的用于制造用于互连结构的沟槽的间距四分方法的示意图。
14.图7a示出了根据本公开的实施例的使用间距四分方案制造的金属化层的截面图。
15.图7b示出了根据本公开的实施例的在使用间距四分方案制造的金属化层上方的使用间距减半方案制造的金属化层的截面图。
16.图8a示出了根据本公开的实施例的集成电路结构的截面图，该集成电路结构具有在具有金属线成分的金属化层上方的具有不同金属线成分的金属化层。
17.图8b示出了根据本公开的实施例的集成电路结构的截面图，该集成电路结构具有耦合到具有金属线成分的金属化层的具有不同金属线成分的金属化层。
18.图9a-9c示出了根据本公开的实施例的具有各种衬垫和导电覆盖结构布置的个体互连线的截面图。
19.图10示出了根据本公开的实施例的集成电路结构的截面图，该集成电路结构具有在两个金属化层上方的四个金属化层，该四个金属化层具有金属线成分和间距，该两个金属化层具有不同金属线成分和较小间距。
20.图11a示出了根据本公开的实施例的金属化层的平面图和沿着平面图的a-a’轴截取的对应截面图。
21.图11b示出了根据本公开的实施例的线端部或插塞的截面图。
22.图11c示出了根据本公开的实施例的线端部或插塞的另一截面图。
23.图12a-12f示出了根据本公开的实施例的表示插塞最后处理方案中的各种操作的平面图和对应的截面图。
24.图13a示出了根据本公开的实施例的其中具有接缝的导电线插塞的截面图。
25.图13b示出了根据本公开的实施例的在下部金属线位置处包括导电线插塞的金属化层的堆叠体的截面图。
26.图14示出了根据本公开的一种实施方式的计算设备。
27.图15示出了包括本公开的一个或多个实施例的内插器。
28.图16是根据本公开的实施例的移动计算平台的等距视图，该移动计算平台采用根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的ic。
29.图17示出了根据本公开的实施例的倒装芯片安装管芯的截面图。
具体实施方式
30.描述了先进集成电路结构制造。在以下描述中，阐述了许多具体细节，例如具体的集成和材料体制，以提供对本公开的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的公知特征，以免不必要地使本公开的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性表示并且不一定按比例绘制。
31.下面的具体实施方式本质上仅是说明性的，并不旨在限制本主题的实施例或这些实施例的应用和使用。如本文所用，“示例性”一词的意思是“用作示例、实例或说明”。本文描述为示例性的任何实施方式不一定被解释为相对于其他实施方式是优选的或有利的。此外，无意受前述技术领域、背景技术、简要概述或以下具体实施方式中呈现的任何明示或暗示的理论的约束。
32.本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在
实施例中”的出现不一定指同一实施例。特定特征、结构或特性可以以与本公开一致的任何合适方式组合。
33.术语。以下段落提供了本公开(包括所附权利要求)中出现的术语的定义或上下文：
[0034]“包括”。这个术语是开放式的。如所附权利要求中所使用的，该术语不排除附加的结构或操作。
[0035]“被配置为”。各种单元或部件可以被描述或要求为“被配置为”执行一个或多个任务。在这种上下文中，“被配置为”用于通过指示单元或部件包括在操作期间执行这些一个或多个任务的结构来暗示结构。这样一来，即使当指定的单元或部件当前未运行(例如，未打开或不活动)时，该单元或部件也可以被认为是被配置为执行任务。提及单元、电路或部件“被配置为”执行一个或多个任务，明确地不旨在为该单元或部件援引35u.s.c.
§
112第六段。
[0036]“第一”、“第二”等。如本文所用，这些术语用作它们后面的名词的标记，并且不暗示任何类型的排序(例如，空间、时间、逻辑等)。
[0037]“耦合”——以下描述是指被“耦合”在一起的元件或节点或特征。如本文所用，除非另有明确说明，否则“耦合”是指一个元件或节点或特征直接或间接地连结到另一元件或节点或特征(或直接或间接与该另一元件或节点或特征连通)，并且不一定是机械地。
[0038]
此外，以下描述中也可能仅出于参考的目的而使用某些术语，而并非旨在限制。例如，诸如“上部”、“下部”、“上方”和“下方”之类的术语是指所参考的附图中的方向。诸如“前面”、“背面”、“后面”、“侧面”、“外侧”和“内侧”的术语描述了部件的部分在一致但任意的参考框架内的取向或位置或这两者，通过参考描述所讨论的部件的文本和相关附图来使所述取向或位置或这两者清楚。这种术语可以包括上文具体提及的词、其派生词以及类似含义的词。
[0039]“抑制”——如本文所用，抑制用于描述降低或最小化效果。当部件或特征被描述为抑制动作、运动或条件时，它可能完全阻止结果或后果或未来状态。此外，“抑制”还可以指在其他情况下可能发生的后果、性能或效果的减少或减轻。因此，当部件、元件或特征被称为抑制结果或状态时，它不需要完全阻止或消除所述结果或状态。
[0040]
本文描述的实施例可以针对前端工艺(feol)半导体处理和结构。feol是集成电路(ic)制造的第一部分，其中在半导体衬底或层中对个体器件(例如晶体管、电容器、电阻器等)进行图案化。feol通常涵盖直到(但不包括)金属互连层的沉积的每项处理。在最后的feol操作之后，结果通常是具有隔离的晶体管(例如，没有任何电线)的晶片。
[0041]
本文描述的实施例可以涉及后端工艺(beol)半导体处理和结构。beol是ic制造的第二部分，其中个体器件(例如晶体管、电容器、电阻器等)与晶片上的电线(例如一个或多个金属化层)互连。beol包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层和接合位点。在制造阶段的beol部分，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代ic工艺，beol中可能会添加多于10个金属层。
[0042]
下面描述的实施例可以适用于feol处理和结构、beol处理和结构、或feol和beol处理和结构两者。特别地，虽然可以使用feol处理场景来说明示例性处理方案，但是这样的方法也可以适用于beol处理。同样地，虽然可以使用beol处理场景来说明示例性处理方案，
但是这样的方法也可以适用于feol处理。
[0043]
应当理解，feol是针对给定工艺的技术驱动力。在其他实施例中，feol考虑由beol 10纳米或亚10纳米处理要求驱动。例如，用于feol层和器件的材料选择和布局可能需要适应beol处理。在一个这样的实施例中，材料选择和栅极堆叠体架构被选择为适应beol层的高密度金属化，例如，以减少在feol层中形成但通过beol层的高密度金属化耦合在一起的晶体管结构中的边缘电容。
[0044]
集成电路的后端工艺(beol)层通常包括导电微电子结构，其在本领域中被称为过孔，其用于将过孔上方的金属线或其他互连电连接到过孔下方的金属线或其他互连。过孔可以通过光刻工艺形成。代表性地，可以在电介质层之上旋涂光刻胶层，可以通过图案化的掩模使光刻胶层暴露于图案化的光化辐射，并且然后可以使曝光的层显影以在光刻胶层中形成开口。接下来，可以通过使用光刻胶层中的开口作为蚀刻掩模，来在电介质层中蚀刻出用于过孔的开口。该开口被称为过孔开口。最后，可以用一种或多种金属或其他导电材料填充过孔开口以形成过孔。
[0045]
对于至少一些类型的集成电路(例如，先进微处理器、芯片组部件、图形芯片等)，过孔的尺寸和间隔已经逐渐减小，并且预计未来过孔的尺寸和间隔将继续逐渐减小。当通过这种光刻工艺来图案化具有极小间距的极小过孔时，其自身存在若干挑战。一个这样的挑战是，过孔和上覆互连之间的上覆层、以及过孔和下层着陆互连之间的上覆层通常需要被控制在过孔间距的四分之一的数量级的高容差。随着过孔间距随着时间推移缩放到越来越小，上覆层容差倾向于以比光刻设备能够跟上的速度更快的速度随之缩放。
[0046]
另一个这样的挑战是，过孔开口的临界尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在收缩技术以用于收缩过孔开口的临界尺寸。然而，收缩量倾向于受到最小过孔间距的限制，以及受到收缩工艺的充分光学邻近校正(opc)中性的能力的限制，并且不会显著损害线宽粗糙度(lwr)或临界尺寸均匀度(cdu)或这两者。另一个这样的挑战是，光刻胶的lwr特性或cdu特性或这两者通常需要随着过孔开口的临界尺寸减小而提高，以保持临界尺寸预算的相同总体比例。
[0047]
上述因素也与考虑后端工艺(beol)金属互连结构的金属线之中的金属线之间的非导电空间或中断(称为“插塞”、“电介质插塞”或“金属线端部”)的放置和缩放相关。因此，需要在用于制造金属线、金属过孔和电介质插塞的后端金属化制造技术领域中进行改进。
[0048]
在第一方面中，描述了一种实现用于过孔电阻减小的薄且无氮的钽(ta)阻挡部的工艺。
[0049]
为了提供上下文，在后端工艺中进行互连缩放以获得更高的密度和更好的性能，使rc和过孔电阻成为焦点，因为它们影响信号延迟并导致性能损失。在不强制更改设计规则的情况下，在保持短路裕度的同时降低过孔电阻有助于性能提高。
[0050]
本文公开的一个或多个实施例涉及一种工艺，该工艺通过缩放阻挡部厚度来解决过孔电阻减小，并且还通过在与工艺堆叠体集成的同时去除双层阻挡部的氮化物组分(tan：约200微欧-厘米的电阻率)而不增加任何可靠性或良率风险来提供解决方案。
[0051]
为了提供进一步的上下文，标准工艺解决方案包括了双层(tan加ta)阻挡部以阻止铜(cu)扩散到层间电介质中并且为微处理器提供了可靠性。为了减小厚度，在一些情况下在阻挡膜沉积之后添加了蚀刻操作。然而，为了阻止cu和tan相互作用，通常添加非常薄
的最终ta步骤。这种双层阻挡工艺对缩放有限制，因为需要沉积两个膜作为阻挡部，并且需要格外小心以阻止tan和cu由于cu在tan上聚结而相互作用。
[0052]
作为参考，图1a示出了具有阻挡层和铜层的典型互连的截面图。参考图1a，集成电路结构100包括下部金属化层102和上部金属化层106，其中后者可以包括蚀刻停止层104。下部金属化层102包括互连线或沟槽108，该互连线或沟槽108包括在tan层116上的ta层114上的铜填充物112。上部金属化层106包括互连线或沟槽120和具有对应过孔的互连线或沟槽(统称为122)。120和122都包括在tan层116上的ta层114上的铜填充物112。应当理解，上部金属化层106的线方向可以与下部金属化层102的线方向正交，如所描绘的。
[0053]
根据本公开的实施例，为更靠近晶体管的性能关键互连cu层制造薄的仅有ta的阻挡层。较薄的ta和消除tan可以减小这种关键互连层的过孔电阻。
[0054]
实施本文描述的实施例的优点可以包括但不限于：(1)具有ar蚀刻的单个阻挡层用于控制过孔底部厚度：从双层(tan ta)切换到单层(ta)使阻挡膜变得更薄，并且可以使用另外的氩蚀刻来将最小底部厚度的目标设定为满足可靠性目标；(2)较低的过孔电阻：较薄的阻挡部将过孔电阻减小了达30％并将链电阻减小了达约10％。检测可以包括用tem检测到的在阻挡层中不存在氮。具有成分分析的互连特征的截面可以指示特征中不存在氮。
[0055]
为了提供进一步的上下文，在beol互连中，通常使用pvd tan/ta阻挡部，其在过孔的底部可以较厚。例如，图1b示出了双镶嵌互连中的典型的铜和tan/ta阻挡部的截面图。参考图1b，集成电路结构150包括下部金属化层152和上部金属化层156，其中后者可以包括蚀刻停止层154。下部金属化层152包括互连线或沟槽158，该互连线或沟槽158包括在tan层166上的ta层164上的铜填充物162。上部金属化层156包括具有对应过孔172b的互连线或沟槽172a(统称为172)。具有对应过孔的互连线或沟槽172包括在tan层166上的ta层164上的铜填充物162。如所描绘的，与膜的其他位置相比，172的过孔部分的底部可以相对较厚，并且可能导致过孔电阻增加。应当理解，上部金属化层156的线方向可以与下部金属化层152的线方向正交，如所描绘的。
[0056]
互连的过孔电阻是cu和对应的tan/ta阻挡薄膜的电阻之和。由于阻挡膜的电阻率可能比铜高几个数量级，因此过孔电阻通常由阻挡膜厚度决定，其中过孔电阻＝(tan/ta电阻率*阻挡部厚度)/过孔底部的面积。根据本公开的一个或多个实施例，为了获得过孔电阻的改善，可以实施以下改变的组合：(1)减小阻挡部厚度；(2)消除tan；和/或(3)以更高的入射能量沉积ta以与ild形成稳定接合。
[0057]
为了提供进一步的上下文，对于先前的方法，用溅射蚀刻减小阻挡部厚度具有局限性，因为cu可以在沟槽过孔界面处直接与tan相互作用，这导致cu聚结并使互连无效。这可以阻止进一步减薄阻挡部，或者这在执行蚀刻之后需要重复ta沉积。例如，图2示出了使用通过pvd沉积的tan/ta形成的结构(左侧)和随后的溅射蚀刻以减小底部阻挡部(右侧)的截面图。
[0058]
参考图2的左侧，常规的起始结构200包括层间电介质(ild)层202中的沟槽204。tan层206衬在沟槽204上。ta层208在tan层206上。参考图2的右侧，结构200经受蚀刻工艺，例如ar工艺，以形成具有经蚀刻的ta层208a的修改结构250。蚀刻可以将ta层208在过孔底部处的厚度减小到例如可以减小该位置中的过孔电阻的厚度208d。然而，这样的蚀刻工艺可能导致例如在位置208b处的增厚(例如，通过局部溅射累积)，或者可能导致例如在位置
208c处的完全去除。在一些实例中，tan阻挡层206也通过蚀刻而被修改以形成tan层206a，tan层206a可以包括侵蚀区域206b。蚀刻的这些后果可能阻碍缩放，并且可能限制通过执行蚀刻而达到的电阻减小的程度。
[0059]
根据一个或多个实施例，如果仅使用单层ta代替双层tan/ta组合作为阻挡部，则可以进一步减小阻挡部厚度。在一个实施例中，一种工艺涉及使用较高的动能来沉积ta以直接在ild上沉积并且仍然满足可靠性和良率标准。这可以实现仅有ta的阻挡部的进一步减薄，从而带来过孔电阻获益。
[0060]
作为示例，图3包括根据本公开的实施例的使用通过pvd沉积的ta形成的结构(左侧)和随后的溅射蚀刻以减小ta厚度(右侧)的截面图像。
[0061]
参考图3的左侧，为包括互连线/过孔的集成电路结构300提供光场图像a和暗场图像b，该互连线/过孔具有在ild层306中的仅有ta的阻挡层302上的铜填充物304。在一个实施例中，仅有ta的阻挡层302通过物理气相沉积(pvd)来沉积。应该理解，可以在沉积时使用集成电路结构300的仅有ta的阻挡层302。然而，在另一实施例中，可以减薄仅有ta的阻挡层302。例如，参考图3的右侧，为包括互连线/过孔的集成电路结构350提供光场图像a和暗场图像b，该互连线/过孔具有在ild层356中的减薄的仅有ta的阻挡层352上的铜填充物354。在一个实施例中，仅有ta的阻挡层352通过物理气相沉积(pvd)来沉积，并且然后使用诸如氩溅射蚀刻的溅射蚀刻来减薄。
[0062]
再次参考图3，根据本公开的实施例，集成电路结构300或350包括在衬底上方的第一层间电介质(ild)层312或362中的第一导电互连线310或360。第二导电互连线308或358在第一ild层312或362上方的第二ild层306或356中。导电过孔309或359耦合第一导电互连线310或360和第二导电互连线308或358。在实施例中，导电过孔309或359具有单个无氮的钽(ta)阻挡层302或352。
[0063]
在实施例中，单个无氮的钽(ta)阻挡层302或352具有在1-5纳米的范围内的厚度。在实施例中，单个无氮的钽(ta)阻挡层302或352从导电过孔309或359延伸到第二导电互连线308或358，如所描绘的。
[0064]
在实施例中，集成电路结构300或350还包括在导电过孔309或359中的单个无氮的钽(ta)阻挡层302或352和第二导电互连线308或358内的导电填充物304或354。在一个这样的实施例中，导电填充物304或354包括直接在单个无氮的钽(ta)阻挡层302或352上的铜。
[0065]
在实施例中，单个无氮的钽(ta)阻挡层302或352直接在第一导电互连线310或360的导电填充物上。在一个实施例中，第一导电互连线310或360的导电填充物是铜填充物或钴填充物。
[0066]
通过消除tan并因此成功地将过孔底部的仅ta的厚度减小约2倍，改进的工艺与标准工艺相比可以产生约30％的过孔电阻减小。图4是根据本公开的实施例的示出利用较薄的仅有ta的阻挡层(样品b，相对于样品a、c和d)使开尔文过孔电阻减小约30％的曲线图400。
[0067]
在第二方面中，描述了用于间距划分流程的部分沟槽、悬挂过孔、最终沟槽工艺流程。
[0068]
为了提供上下文，随着激进的缩放，铜(cu)间隙填充在双镶嵌流中变得越来越受到挑战。虽然使用全沟槽全过孔工艺在图案化方面更简单，但它对间隙填充提出了很高的
挑战，因为cu间隙填充会发生几乎90度的拐角。在实施例中，使用部分沟槽、悬挂过孔、最终沟槽流程产生低到无缺陷且良好的间隙填充。以前的解决方案要么采用全沟槽、全过孔流程，要么采用非常浅的第一沟槽、然后是悬挂过孔和大部分的剩余沟槽。这种方法导致了图案化或间隙填充方面的缺陷。
[0069]
可以实施本文公开的实施例以提供低成本且低风险的方法来实现鲁棒的图案化和间隙填充工艺。可检测性可以包括锥形过孔的存在，锥形过孔可以实现鲁棒的间隙填充，其可以使用反向工程(例如，sem、tem)来观察。
[0070]
在实施例中，第一沟槽被图案化超过该方式的75％。这使得来自后续过孔循环的附加缺陷最小化。随后，开发过孔以选择性地停止在蚀刻停止(es)层上。最后，与沟槽ild材料相比，被称为穿透蚀刻的最后操作选择性地蚀刻更多的蚀刻停止层，以提供附加的工艺窗口以及鲁棒的外形，以实现cu间隙填充。可以使用不同的es方案：电介质蚀刻停止方案或金属氧化物蚀刻停止方案。
[0071]
作为比较示例，图5a示出了代表在全沟槽加全过孔工艺方案中的各种操作的截面图。参考图5a的部分(a)，层间电介质(ild)层504形成在蚀刻停止(es)层502上方。硬掩模(hm)层506形成在ild层504上方。执行蚀刻以形成穿过硬掩模层506和ild层504的全沟槽508。参考图5a的部分(b)，蚀刻出全过孔510，形成图案化的ild层504a和图案化的蚀刻停止层502a。
[0072]
与图5a相比，图5b示出了根据本公开的实施例的代表在部分沟槽加悬挂过孔加穿透(bt)蚀刻工艺方案中的各种操作的截面图。参考图5b的部分(a)，层间电介质(ild)层554形成在蚀刻停止(es)层552上方。第一硬掩模(hm1)层556形成在ild层554上方。第二硬掩模(hm2)层557形成在第一硬掩模层556上方。执行蚀刻以形成穿过第二硬掩模层557、第一硬掩模层556和ild层554的部分沟槽558。用虚线示出了目标沟槽深度558a。参考图5b的部分(b)，执行悬挂过孔蚀刻以着陆在蚀刻停止层552上，形成具有过孔560的图案化的ild层554a。参考图5b的部分(c)，执行蚀刻以将过孔560延伸到蚀刻停止层552中，形成图案化的蚀刻停止层552a，并且将沟槽558b和过孔560b形成到二次图案化的ild层554b中。
[0073]
再次参考图5b，根据本公开的实施例，一种制造集成电路结构的方法包括在层间电介质(ild)层554中形成部分沟槽558，该ild层554在蚀刻停止层552上。该方法还包括蚀刻出着陆在蚀刻停止层552上的悬挂过孔560。该方法还包括执行穿过蚀刻停止层552的穿透蚀刻以在ild层554b和蚀刻停止层552a中形成沟槽558b和过孔560b开口。在一个实施例中，执行穿透蚀刻将部分沟槽558a更深地延伸到ild层554b中以形成沟槽558b。
[0074]
在实施例中，该方法还包括沿着沟槽558b和过孔560b开口的表面形成单个无氮的钽(ta)阻挡层。在一个这样的实施例中，该方法还包括在单个无氮的钽(ta)阻挡层上形成导电填充物。在特定的这样的实施例中，导电填充物包括直接在单个无氮的钽(ta)阻挡层上的铜。在实施例中，该方法还包括在形成诸如如上所述的导电填充物之前，减小单个无氮的钽(ta)阻挡层的厚度。
[0075]
在另一方面中，实施间距四分方法以在电介质层中图案化出沟槽，以用于形成beol互连结构。根据本公开的实施例，在beol制造方案中应用间距划分来制造金属线。实施例可以实现金属层间距的超出现有技术光刻设备的分辨能力的持续缩放。
[0076]
图6是根据本公开的实施例的用于制造用于互连结构的沟槽的间距四分方法600
的示意图。
[0077]
参考图6，在操作(a)，使用直接光刻形成主干特征602。例如，可以对光刻胶层或堆叠体图案化并且将该图案转移到硬掩模材料中以最终形成主干特征602。可以使用诸如193浸没式光刻的标准光刻处理技术来对用于形成主干特征602的光刻胶层或堆叠体进行图案化。然后形成与主干特征602的侧壁相邻的第一间隔体特征604。
[0078]
在操作(b)，去除主干特征602以仅留下第一间隔体特征604。在这个阶段，第一间隔体特征604实际上是半间距掩模，例如，代表间距减半工艺。第一间隔体特征604可以直接用于间距四分工艺，或者可以首先将第一间隔体特征604的图案转移到新的硬掩模材料中，此处描述了后一种方法。
[0079]
在操作(c)，将第一间隔体特征604的图案转移到新的硬掩模材料中以形成第一间隔体特征604’。然后形成与第一间隔体特征604’的侧壁相邻的第二间隔体特征606。
[0080]
在操作(d)，去除第一间隔体特征604’以仅留下第二间隔体特征606。在这个阶段，第二间隔体特征606实际上是四分之一间距掩模，例如，代表间距四分工艺。
[0081]
在操作(e)，将第二间隔体特征606用作掩模以在电介质或硬掩模层中图案化出多个沟槽608。可以最终用导电材料填充沟槽以在集成电路的金属化层中形成导电互连。具有标记“b”的沟槽608对应于主干特征602。具有标记“s”的沟槽608对应于第一间隔体特征604或604’。具有标记“c”的沟槽608对应于主干特征602之间的互补区域607。
[0082]
应当理解，由于图6的沟槽608中的各个沟槽具有对应于图6的主干特征602、第一间隔体特征604或604’或互补区域607中的一个的图案化起点，因此在这种特征的宽度和/或间距中的差异可能表现为间距四分工艺在集成电路的金属化层中的最终形成的导电互连中的人工制品。作为示例，图7a示出了根据本公开的实施例的使用间距四分方案制造的金属化层的截面图。
[0083]
参考图7a，集成电路结构700包括在衬底702上方的层间电介质(ild)层704。多条导电互连线706在ild层704中，并且多条导电互连线706中的各个导电互连线通过ild层704的部分彼此间隔开。多条导电互连线706中的各个导电互连线包括导电阻挡层708和导电填充材料710。
[0084]
参考图6和图7a，导电互连线706b形成在具有源自主干特征602的图案的沟槽中。导电互连线706s形成在具有源自于第一间隔体特征604或604’的图案的沟槽中。导电互连线706c形成在具有源自于主干特征602之间的互补区域607的图案的沟槽中。
[0085]
再次参考图7a，在实施例中，多条导电互连线706包括具有宽度(wl)的第一互连线706b。第二互连线706s与第一互连线706b直接相邻，第二互连线706s具有的宽度(w2)不同于第一互连线706b的宽度(w1)。第三互连线706c与第二互连线706s直接相邻，第三互连线706c具有宽度(w3)。第四互连线(第二706s)与第三互连线706c直接相邻，第四互连线具有的宽度(w2)与第二互连线706s的宽度(w2)相同。第五互连线(第二706b)与第四互连线(第二706s)直接相邻，第五互连线(第二706b)具有的宽度(w1)与第一互连线706b的宽度(w1)相同。
[0086]
在实施例中，第三互连线706c的宽度(w3)不同于第一互连线706b的宽度(w1)。在一个这样的实施例中，第三互连线706c的宽度(w3)不同于第二互连线706s的宽度(w2)。在另一个这样的实施例中，第三互连线706c的宽度(w3)与第二互连线706s的宽度(w2)相同。
在另一个实施例中，第三互连线706c的宽度(w3)与第一互连线706b的宽度(w1)相同。
[0087]
在实施例中，第一互连线706b和第三互连线706c之间的间距(p1)与第二互连线706s和第四互连线(第二706s)之间的间距(p2)相同。在另一个实施例中，第一互连线706b和第三互连线706c之间的间距(p1)不同于第二互连线706s和第四互连线(第二706s)之间的间距(p2)。
[0088]
再次参考图7a，在另一个实施例中，多条导电互连线706包括具有宽度(wl)的第一互连线706b。第二互连线706s与第一互连线706b直接相邻，第二互连线706s具有宽度(w2)。第三互连线706c与第二互连线706s直接相邻，第三互连线706s具有的宽度(w3)不同于第一互连线706b的宽度(w1)。第四互连线(第二706s)与第三互连线706c直接相邻，第四互连线具有的宽度(w2)与第二互连线706s的宽度(w2)相同。第五互连线(第二706b)与第四互连线(第二706s)直接相邻，第五互连线(第二706b)具有的宽度(w1)与第一互连线706b的宽度(w1)相同。
[0089]
在实施例中，第二互连线706s的宽度(w2)不同于第一互连线706b的宽度(w1)。在一个这样的实施例中，第三互连线706c的宽度(w3)不同于第二互连线706s的宽度(w2)。在另一个这样的实施例中，第三互连线706c的宽度(w3)与第二互连线706s的宽度(w2)相同。
[0090]
在实施例中，第二互连线706s的宽度(w2)与第一互连线706b的宽度(w1)相同。在实施例中，第一互连线706b和第三互连线706c之间的间距(p1)与第二互连线706s和第四互连线(第二706s)之间的间距(p2)相同。在实施例中，第一互连线706b和第三互连线706c之间的间距(p1)不同于第二互连线706s和第四互连线(第二706s)之间的间距(p2)。
[0091]
图7b示出了根据本公开的实施例的在使用间距四分方案制造的金属化层上方的使用间距减半方案制造的金属化层的截面图。
[0092]
参考图7b，集成电路结构750包括在衬底752上方的第一层间电介质(ild)层754。第一多条导电互连线756在第一ild层754中，并且第一多条导电互连线756中的各个导电互连线通过第一ild层754的部分彼此间隔开。多条导电互连线756中的各个导电互连线包括导电阻挡层758和导电填充材料760。集成电路结构750还包括在衬底752上方的第二层间电介质(ild)层774。第二多条导电互连线776在第二ild层774中，并且第二多条导电互连线776中的各个导电互连线通过第二ild层774的部分彼此间隔开。多条导电互连线776中的各个导电互连线包括导电阻挡层778和导电填充材料780。
[0093]
根据本公开的实施例，再次参考图7b，一种制造集成电路结构的方法包括：在衬底752上方的第一层间电介质(ild)层754中形成通过第一ild层754间隔开的第一多条导电互连线756。使用基于间隔体的间距四分工艺(例如结合图6的操作(a)-(e)描述的方法)来形成第一多条导电互连线756。在第一ild层754上方的第二ild层774中形成通过第二ild层774间隔开的第二多条导电互连线776。使用基于间隔体的间距减半工艺(例如结合图6的操作(a)和(b)描述的方法)形成第二多条导电互连线776。
[0094]
在实施例中，第一多条导电互连线756在直接相邻的线之间具有小于40纳米的间距(p1)。第二多条导电互连线776在直接相邻的线之间具有44纳米或更大的间距(p2)。在实施例中，基于间隔体的间距四分工艺和基于间隔体的间距减半工艺基于浸没式193nm光刻工艺。
[0095]
在实施例中，第一多条导电互连线754中的各个导电互连线包括第一导电阻挡衬
垫758和第一导电填充材料760。第二多条导电互连线756中的各个导电互连线包括第二导电阻挡衬垫778和第二导电填充材料780。在一个这样的实施例中，第一导电填充材料760的成分不同于第二导电填充材料780。在另一个实施例中，第一导电填充材料760的成分与第二导电填充材料780相同。在实施例中，第一导电阻挡衬垫758和/或第二导电阻挡衬垫778是单个无氮的钽(ta)阻挡层。
[0096]
尽管未描绘，但是在实施例中，该方法还包括：在第二ild层774上方的第三ild层中形成通过第三ild层间隔开的第三多条导电互连线。在不使用间距划分的情况下形成第三多条导电互连线。
[0097]
尽管未描绘，但是在实施例中，该方法还包括：在形成第二多条导电互连线776之前，在第一ild层754上方的第三ild层中形成通过第三ild层间隔开的第三多条导电互连线。使用基于间隔体的间距四分工艺形成第三多条导电互连线。在一个这样的实施例中，在形成第二多条导电互连线776之后，在第二ild层774上方的第四ild层中形成通过第四ild层间隔开的第四多条导电互连线。使用基于间隔体的间距减半工艺形成第四多条导电互连线。在实施例中，这种方法还包括：在第四ild层上方的第五ild层中形成通过第五ild层间隔开的第五多条导电互连线，使用基于间隔体的间距减半工艺形成第五多条导电互连线。然后在第五ild层上方的第六ild层中形成通过第六ild层间隔开的第六多条导电互连线，使用基于间隔体的间距减半工艺形成第六多条导电互连线。然后在第六ild层上方的第七ild层中形成通过第七ild层间隔开的第七多条导电互连线。在不使用间距划分的情况下形成第七多条导电互连线。
[0098]
在另一方面中，金属线成分在金属化层之间变化。这种布置可以被称为异质金属化层。在实施例中，铜用作相对较大互连线的导电填充材料，而钴用作相对较小互连线的导电填充材料。具有钴作为填充材料的较小线可以提供减少的电迁移，同时保持低电阻率。对于较小的互连线，使用钴代替铜可以解决铜线缩放的问题，其中导电阻挡层消耗更大量的互连体积并且铜减少，这实质上妨碍了通常与铜互连线相关联的优势。
[0099]
在第一示例中，图8a示出了根据本公开的实施例的集成电路结构的截面图，该集成电路结构具有在具有金属线成分的金属化层上方的具有不同金属线成分的金属化层。
[0100]
参考图8a，集成电路结构800包括在衬底802上方的第一层间电介质(ild)层804中并由第一ild层804间隔开的第一多条导电互连线806。导电互连线中的一条导电互连线806a被示为具有下层过孔807。第一多条导电互连线806中的各个导电互连线包括沿着第一导电填充材料810的侧壁和底部的第一导电阻挡材料808。
[0101]
第二多条导电互连线816在第一ild层804上方的第二ild层814中并通过第二ild层814间隔开。导电互连线中的一条导电互连线816a被示为具有下层过孔817。第二多条导电互连线816中的各个导电互连线包括沿着第二导电填充材料820的侧壁和底部的第二导电阻挡材料818。第二导电填充材料820的成分不同于第一导电填充材料810。在实施例中，第二导电阻挡材料818是单个无氮的钽(ta)阻挡层。在实施例中，使用部分沟槽、悬挂过孔、最终沟槽工艺流程形成互连线816a/下层过孔817。
[0102]
在实施例中，第二导电填充材料820实质上由铜组成，并且第一导电填充材料810实质上由钴组成。在一个这样的实施例中，第一导电阻挡材料808的成分不同于第二导电阻挡材料818。在另一个这样的实施例中，第一导电阻挡材料808的成分与第二导电阻挡材料
818相同。
[0103]
在实施例中，第一导电填充材料810包括具有掺杂剂杂质原子的第一浓度的铜，并且第二导电填充材料820包括具有掺杂剂杂质原子的第二浓度的铜。掺杂剂杂质原子的第二浓度小于掺杂剂杂质原子的第一浓度。在一个这样的实施例中，掺杂剂杂质原子选自由铝(al)和锰(mn)组成的组。在实施例中，第一导电阻挡材料810和第二导电阻挡材料820具有相同的成分。在实施例中，第一导电阻挡材料810和第二导电阻挡材料820具有不同的成分。
[0104]
再次参考图8a，第二ild层814在蚀刻停止层822上。导电过孔817在第二ild层814中并在蚀刻停止层822的开口中。在实施例中，第一和第二ild层804和814包括硅、碳和氧，并且蚀刻停止层822包括硅和氮。在实施例中，第一多条导电互连线806中的各个导电互连线具有第一宽度(w1)，并且第二多条导电互连线816中的各个导电互连线具有大于第一宽度(w1)的第二宽度(w2)。
[0105]
在第二示例中，图8b示出了根据本发明的实施例的集成电路结构的截面图，该集成电路结构具有耦合到具有金属线成分的金属化层的具有不同金属线成分的金属化层。
[0106]
参考图8b，集成电路结构850包括在衬底852上方的第一层间电介质(ild)层854中并通过第一ild层854间隔开的第一多条导电互连线856。导电互连线中的一条导电互连线856a被示为具有下层过孔857。第一多条导电互连线856中的各个导电互连线包括沿着第一导电填充材料860的侧壁和底部的第一导电阻挡材料858。
[0107]
第二多条导电互连线866在第一ild层854上方的第二ild层864中并通过第二ild层864间隔开。导电互连线中的一条导电互连线866a被示为具有下层过孔867。第二多条导电互连线866中的各个导电互连线包括沿着第二导电填充材料870的侧壁和底部的第二导电阻挡材料868。第二导电填充材料870的成分不同于第一导电填充材料860。在实施例中，第二导电阻挡材料868是单个无氮的钽(ta)阻挡层。在实施例中，使用部分沟槽、悬挂过孔、最终沟槽工艺流程形成互连线866a/下层过孔867。
[0108]
在实施例中，导电过孔867在第一多条导电互连线856中的个体导电互连线856b上并且电耦合到该个体导电互连线856b，以将第二多条导电互连线866中的个体导电互连线866a电耦合到第一多条导电互连线856中的个体导电互连线856b。在实施例中，第一多条导电互连线856中的个体导电互连线沿着第一方向898(例如，进入和离开页面)，并且第二多条导电互连线866中的个体导电互连线沿着与第一方向898正交的第二方向899，如所描绘的。在实施例中，导电过孔867包括沿着第二导电填充材料870的侧壁和底部的第二导电阻挡材料868，如所描绘的。
[0109]
在实施例中，第二ild层864在第一ild层854上的蚀刻停止层872上。导电过孔867在第二ild层864中和蚀刻停止层872的开口中。在实施例中，第一和第二ild层854和864包括硅、碳和氧，并且蚀刻停止层872包括硅和氮。在实施例中，第一多条导电互连线856中的各个导电互连线具有第一宽度，并且第二多条导电互连线866中的各个导电互连线具有大于第一宽度的第二宽度。
[0110]
在实施例中，第二导电填充材料870实质上由铜组成，并且第一导电填充材料860实质上由钴组成。在一个这样的实施例中，第一导电阻挡材料858的成分不同于第二导电阻挡材料868。在另一个这样的实施例中，第一导电阻挡材料858的成分与第二导电阻挡材料
868相同。
[0111]
在实施例中，第一导电填充材料860包括具有掺杂剂杂质原子的第一浓度的铜，并且第二导电填充材料870包括具有掺杂剂杂质原子的第二浓度的铜。掺杂剂杂质原子的第二浓度小于掺杂剂杂质原子的第一浓度。在一个这样的实施例中，掺杂剂杂质原子选自由铝(al)和锰(mn)组成的组。在实施例中，第一导电阻挡材料860和第二导电阻挡材料870具有相同的成分。在实施例中，第一导电阻挡材料860和第二导电阻挡材料870具有不同的成分。
[0112]
图9a-9c示出了根据本公开的实施例的具有适合于结合图8a和图8b描述的结构的各种阻挡衬垫和导电覆盖结构布置的各个互连线的截面图。在实施例中，包括单个无氮的钽(ta)阻挡层的过孔着陆在图9a-9c的互连上。
[0113]
参考图9a，电介质层901中的互连线900包括导电阻挡材料902和导电填充材料904。导电阻挡材料902包括远离导电填充材料904的外层906和靠近导电填充材料904的内层908。在实施例中，导电填充材料904包括钴，外层906包括钛和氮，并且内层908包括钨、氮和碳。在一个这样的实施例中，外层906具有大约2纳米的厚度，并且内层908具有大约0.5纳米的厚度。在另一个实施例中，导电填充材料904包括钴，外层906包括钽，并且内层908包括钌。在一个这样的实施例中，外层906还包括氮。
[0114]
参考图9b，电介质层921中的互连线920包括导电阻挡材料922和导电填充材料924。导电盖层930在导电填充材料924的顶部上。在一个这样的实施例中，导电盖层930还在导电阻挡材料922的顶部上，如所描绘的。在另一个实施例中，导电盖层930不在导电阻挡材料922的顶部上。在实施例中，导电盖层930实质上由钴组成，并且导电填充材料924实质上由铜组成。
[0115]
参考图9c，电介质层941中的互连线940包括导电阻挡材料942和导电填充材料944。导电阻挡材料942包括远离导电填充材料944的外层946和靠近导电填充材料944的内层948。导电盖层950在导电填充材料944的顶部上。在一个实施例中，导电盖层950仅在导电填充材料944的顶部上。在另一个实施例中，然而，导电盖层950还在导电阻挡材料942的内层948的顶部上，即，在位置952处。在一个这样的实施例中，导电盖层950还在导电阻挡材料942的外层946的顶部上，即，在位置954处。
[0116]
在实施例中，参考图9b和图9c，一种制造集成电路结构的方法包括在衬底上方形成层间电介质(ild)层921或941。多条导电互连线920或940形成在ild层中的沟槽中并通过ild层间隔开，多条导电互连线920或940中的各个导电互连线在所述沟槽中的对应沟槽中。通过如下方法形成多条导电互连线：首先在沟槽的底部和侧壁上形成导电阻挡材料922或942，并且然后分别在导电阻挡材料922或942上形成导电填充材料924或944，并且填充沟槽，其中导电阻挡材料922或942分别沿着导电填充材料924或944的底部和侧壁。然后用包括氧和碳的气体处理导电填充材料924或944的顶部。在用包括氧和碳的气体处理导电填充材料924或944的顶部之后，分别在导电填充材料924或944的顶部上形成导电盖层930或950。
[0117]
在一个实施例中，用包括氧和碳的气体处理导电填充材料924或944的顶部包括用一氧化碳(co)处理导电填充材料924或944的顶部。在一个实施例中，导电填充材料924或944包括铜，并且在导电填充材料924或944的顶部上形成导电盖层930或950包括使用化学
气相沉积(cvd)形成包括钴的层。在一个实施例中，导电盖层930或950形成在导电填充材料924或944的顶部上，但不在导电阻挡材料922或942的顶部上。
[0118]
在一个实施例中，形成导电阻挡材料922或942包括在沟槽的底部和侧壁上形成第一导电层，第一导电层包括钽。首先使用原子层沉积(ald)形成第一导电层的第一部分，并且然后使用物理气相沉积(pvd)形成第一导电层的第二部分。在一个这样的实施例中，形成导电阻挡材料还包括在沟槽的底部和侧壁上的第一导电层上形成第二导电层，第二导电层包括钌，并且导电填充材料包括铜。在一个实施例中，第一导电层还包括氮。
[0119]
图10示出了根据本公开的实施例的集成电路结构的截面图，该集成电路结构具有在两个金属化层上方的四个金属化层，该四个金属化层具有金属线成分和间距，该两个金属化层具有不同金属线成分和较小间距。
[0120]
参考图10，集成电路结构1000包括在衬底1001上方的第一层间电介质(ild)层1002中并通过第一ild层1002间隔开的第一多条导电互连线1004。第一多条导电互连线1004中的各个导电互连线包括沿着第一导电填充材料1008的侧壁和底部的第一导电阻挡材料1006。第一多条导电互连线1004中的各个导电互连线沿着第一方向1098(例如，进入和离开页面)。
[0121]
第二多条导电互连线1014在第一ild层1002上方的第二ild层1012中并通过第二ild层1012间隔开。第二多条导电互连线1014中的各个导电互连线包括沿着第一导电填充材料1008的侧壁和底部的第一导电阻挡材料1006。第二多条导电互连线1014中的各个导电互连线沿着与第一方向1098正交的第二方向1099。
[0122]
第三多条导电互连线1024在第二ild层1012上方的第三ild层1022中并通过第三ild层1022间隔开。第三多条导电互连线1024中的各个导电互连线包括沿着第二导电填充材料1028的侧壁和底部的第二导电阻挡材料1026。第二导电填充材料1028的成分不同于第一导电填充材料1008。第三多条导电互连线1024中的各个导电互连线沿着第一方向1098。在实施例中，第二导电阻挡材料1026是单个无氮的钽(ta)阻挡层。
[0123]
第四多条导电互连线1034在第三ild层1022上方的第四ild层1032中并通过第四ild层1032间隔开。第四多条导电互连线1034中的各个导电互连线包括沿着第二导电填充材料1028的侧壁和底部的第二导电阻挡材料1026。第四多条导电互连线1034中的各个导电互连线沿着第二方向1099。
[0124]
第五多条导电互连线1044在第四ild层1032上方的第五ild层1042中并通过第五ild层1042间隔开。第五多条导电互连线1044中的各个导电互连线包括沿着第二导电填充材料1028的侧壁和底部的第二导电阻挡材料1026。第五多条导电互连线1044中的各个导电互连线沿着第一方向1098。
[0125]
第六多条导电互连线1054在第五ild层上方的第六ild层1052中并通过第六ild层1052间隔开。第六多条导电互连线1054中的各个导电互连线包括沿着第二导电填充材料1028的侧壁和底部的第二导电阻挡材料1026。第六多条导电互连线1054中的各个导电互连线沿着第二方向1099。
[0126]
在实施例中，第二导电填充材料1028实质上由铜组成，并且第一导电填充材料1008实质上由钴组成。在实施例中，第一导电填充材料1008包括具有掺杂剂杂质原子的第一浓度的铜，并且第二导电填充材料1028包括具有掺杂剂杂质原子的第二浓度的铜，掺杂
剂杂质原子的第二浓度小于掺杂剂杂质原子的第一浓度。
[0127]
在实施例中，第一导电阻挡材料1006的成分与第二导电阻挡材料1026不同。在另一个实施例中，第一导电阻挡材料1006和第二导电阻挡材料1026具有相同的成分。
[0128]
在实施例中，第一导电过孔1019在第一多条导电互连线1004中的个体导电互连线1004a上并电耦合到该个体导电互连线1004a。第二多条导电互连线1014中的个体导电互连线1014a在第一导电过孔1019上并电耦合到第一导电过孔1019。
[0129]
第二导电过孔1029在第二多条导电互连线1014中的个体导电互连线1014b上并电耦合到该个体导电互连线1014b。第三多条导电互连线1024中的个体导电互连线1024a在第二导电过孔1029上并电耦合到第二导电过孔1029。
[0130]
第三导电过孔1039在第三多条导电互连线1024中的个体导电互连线1024b上并电耦合到该个体导电互连线1024b。第四多条导电互连线1034中的个体导电互连线1034a在第三导电过孔1039上并电耦合到第三导电过孔1039。
[0131]
第四导电过孔1049在第四多条导电互连线1034中的个体导电互连线1034b上并电耦合到该个体导电互连线1034b。第五多条导电互连线1044中的个体导电互连线1044a在第四导电过孔1049上并电耦合到第四导电过孔1049。
[0132]
第五导电过孔1059在第五多条导电互连线1044中的个体导电互连线1044b上并电耦合到该个体导电互连线1044b。第六多条导电互连线1054中的个体导电互连线1054a在第五导电过孔1059上并电耦合到第五导电过孔1059。
[0133]
在一个实施例中，第一导电过孔1019包括沿着第一导电填充材料1008的侧壁和底部的第一导电阻挡材料1006。第二导电过孔1029、第三导电过孔1039、第四导电过孔1049和第五导电过孔1059包括沿着第二导电填充材料1028的侧壁和底部的第二导电阻挡材料1026。
[0134]
在实施例中，第一ild层1002、第二ild层1012、第三ild层1022、第四ild层1032、第五ild层1042和第六ild层1052通过相邻ild层之间的对应的蚀刻停止层1090彼此分开。在实施例中，第一ild层1002、第二ild层1012、第三ild层1022、第四ild层1032、第五ild层1042和第六ild层1052包括硅、碳和氧。
[0135]
在实施例中，第一多条导电互连线1004和第二多条导电互连线1014中的各个导电互连线具有第一宽度(wl)。第三多条导电互连线1024、第四多条导电互连线1034、第五多条导电互连线1044和第六多条导电互连线1054中的各个导电互连线具有大于第一宽度(w1)的第二宽度(w2)。
[0136]
在另一方面，描述了用于图案化金属线端部的技术。为了提供上下文，在半导体制造的先进节点中，可以通过线栅格、线端部和过孔的单独图案化工艺来创建较低层级的互连。然而，当过孔侵入线路端部时，复合图案的保真度可能会降低，反之亦然。本文描述的实施例提供了也被称为插塞工艺的线端部工艺，其消除了相关联的邻近规则。实施例可以允许将过孔放置在线端部并且允许跨越线端部固定大的过孔。
[0137]
为了提供进一步的上下文，图11a示出了根据本公开的实施例的金属化层的平面图和沿着平面图的a-a’轴截取的对应截面图。图11b示出了根据本公开的实施例的线端部或插塞的截面图。图11c示出了根据本公开的实施例的线端部或插塞的另一个截面图。
[0138]
参考图11a，金属化层1100包括形成在电介质层1104中的金属线1102。金属线1102
可以耦合到下层过孔1103。电介质层1104可以包括线端部或插塞区域1105。参考图11b，可以通过图案化电介质层1104上的硬掩模层1110、并且然后蚀刻电介质层1104的暴露部分来制造电介质层1104的线端部或插塞区域1105。电介质层1104的暴露部分可以被蚀刻到适合形成线沟槽1106的深度或被进一步蚀刻到适合形成过孔沟槽1108的深度。参考图11c，可以在单个大的暴露区1116中制造与线端部或插塞1105的相对侧壁相邻的两个过孔，以最终形成线沟槽1112和过孔沟槽1114。
[0139]
然而，再次参考图11a-11c，保真度问题和/或硬掩模腐蚀问题可能导致不完美的图案化体制。相比之下，本文描述的一个或多个实施例包括涉及在沟槽和过孔图案化工艺之后构造线端部电介质(插塞)的工艺流程的实施。
[0140]
在一方面中，然后，本文描述的一个或多个实施例涉及用于在金属线之间构建非导电空间或中断(称为“线端部”、“插塞”或“切口”)、以及(在一些实施例)相关联的导电过孔的方法。根据定义，导电过孔用于着陆在前一层金属图案上。在这方面，本文描述的实施例能够实现更鲁棒的互连制造方案，因为其在较小程度上依赖光刻设备的对准。这种互连制造方案可以用于放宽对对准/曝光的约束，可以用于改善电接触(例如，通过减小过孔电阻)，并且可以用于减少在其他情况下使用常规方法对这种特征进行图案化所需的总工艺操作和处理时间。
[0141]
图12a-12f示出了根据本公开的实施例的代表插塞最后处理方案中的各种操作的平面图和对应的截面图。
[0142]
参考图12a，一种制造集成电路结构的方法包括在形成于下成金属化层1200上方的层间电介质(ild)材料层1202的上部部分1204中形成线沟槽1206。在ild材料层1202的下部部分1210中形成过孔沟槽1208。过孔沟槽1208暴露下层金属化层1200的金属线1212。
[0143]
参考图12b，牺牲材料1214形成在ild材料层1202上方以及线沟槽1206和过孔沟槽1208中。牺牲材料1214可以在其上形成有硬掩模1215，如图12b所示。在一个实施例中，牺牲材料1214包括碳。
[0144]
参考图12c，牺牲材料1214被图案化以打破线沟槽1206中的牺牲材料1214的连续性，例如，以在牺牲材料1214中提供开口1216。
[0145]
参考图12d，用电介质材料填充牺牲材料1214中的开口1216以形成电介质插塞1218。在实施例中，在用电介质材料填充牺牲材料1214中的开口1216之后，去除硬掩模1215以提供具有在ild材料1202的上表面1222上方的上表面1220的电介质插塞1218，如图12d所示。去除牺牲材料1214以留下电介质插塞1218。
[0146]
在实施例中，用电介质材料填充牺牲材料1214的开口1216包括用金属氧化物材料进行填充。在一个这样的实施例中，金属氧化物材料是氧化铝。在实施例中，用电介质材料填充牺牲材料1214的开口1216包括使用原子层沉积(ald)进行填充。
[0147]
参考图12e，用导电材料1224填充线沟槽1206和过孔沟槽1208。在实施例中，导电材料1224形成在电介质插塞1218和ild层1202上方和之上，如所描绘的。
[0148]
参考图12f，使导电材料1224和电介质插塞1218平面化以提供平面化的电介质插塞1218’，其打破了线沟槽1206中的导电材料1224的连续性。
[0149]
再次参考图12f，根据本公开的实施例，集成电路结构1250包括在衬底上方的层间电介质(ild)层1202。导电互连线1224在ild层1202中的沟槽1206中。导电互连线1224具有
第一部分1224a和第二部分1224b，第一部分1224a与第二部分1224b横向相邻。电介质插塞1218’在导电互连线1224的第一部分1224a和第二部分1224b之间并与其横向相邻。虽然未描绘，但在实施例中，导电互连线1224包括导电阻挡衬垫和导电填充材料，上文描述了其示例性材料。在一个这样的实施例中，导电填充材料包括钴。
[0150]
在实施例中，电介质插塞1218’包括金属氧化物材料。在一个这样的实施例中，金属氧化物材料是氧化铝。在实施例中，电介质插塞1218’与导电互连线1224的第一部分1224a和第二部分1224b直接接触。
[0151]
在实施例中，电介质插塞1218’具有与导电互连线1224的底部1224c基本共面的底部1218a。在实施例中，第一导电过孔1226在ild层1202中的沟槽1208中。在一个这样的实施例中，第一导电过孔1226在互连线1224的底部1224c下方，并且第一导电过孔1226电耦合到导电互连线1224的第一部分1224a。
[0152]
在实施例中，第二导电过孔1228在ild层1202中的第三沟槽1230中。第二导电过孔1228在互连线1224的底部1224c下方，并且第二导电过孔1228电耦合到导电互连线1224的第二部分1224b。
[0153]
可以使用诸如化学气相沉积工艺的填充工艺来形成电介质插塞。人工制品可能会留在制造的电介质插塞中。作为示例，图13a示出了根据本公开的实施例的其中具有接缝的导电线插塞的截面图。
[0154]
参考图13a，电介质插塞1318具有与导电互连线1224的第一部分1224a和导电互连线1224的第二部分1224b大致相等地间隔开的大致垂直的接缝1300。
[0155]
应当理解，在成分上与其中容纳电介质插塞的ild材料不同的电介质插塞可以仅包括在选择的金属化层上，例如在下部金属化层中。作为示例，图13b示出了根据本公开的实施例的在下部金属线位置处包括导电线插塞的金属化层的堆叠体的截面图。
[0156]
参考图13b，集成电路结构1350包括在衬底1352上方的第一层间电介质(ild)层1354中并通过第一ild层1354间隔开的第一多条导电互连线1356。第一多条导电互连线1356中的各个导电互连线具有被一个或多个电介质插塞1358打破的连续性。在实施例中，一个或多个电介质插塞1358包括与ild层1352不同的材料。第二多条导电互连线1366在第一ild层1354上方的第二ild层1364中并通过第二ild层1364间隔开。在实施例中，第二多条导电互连线1366中的各个导电互连线具有被第二ild层1364的一个或多个部分1368打破的连续性。应当理解，可以在集成电路结构1350中包括其他金属化层，如所描绘的。
[0157]
在一个实施例中，一个或多个电介质插塞1358包括金属氧化物材料。在一个这样的实施例中，金属氧化物材料是氧化铝。在一个实施例中，第一ild层1354和第二ild层1364(以及因此，第二ild层1364的一个或多个部分1368)包括碳掺杂的氧化硅材料。
[0158]
在一个实施例中，第一多条导电互连线1356中的各个导电互连线包括第一导电阻挡衬垫1356a和第一导电填充材料1356b。第二多条导电互连线1366中的各个导电互连线包括第二导电阻挡衬垫1366a和第二导电填充材料1366b。在一个这样的实施例中，第一导电填充材料1356b的成分不同于第二导电填充材料1366b。在特定的这种实施例中，第一导电填充材料1356b包括钴，并且第二导电填充材料1366b包括铜。
[0159]
在一个实施例中，第一多条导电互连线1356具有第一间距(pl，如类似层1370中所示)。第二多条导电互连线1366具有第二间距(p2，如类似层1380中所示)。第二间距(p2)大
于第一间距(p1)。在一个实施例中，第一多条导电互连线1356中的各个导电互连线具有第一宽度(w1，如类似层1370中所示)。第二多条导电互连线1366中的各个导电互连线具有第二宽度(w2，如类似层1380中所示)。第二宽度(w2)大于第一宽度(w1)。
[0160]
应当理解，上文结合后端工艺(beol)结构和处理所描述的层和材料可以形成在下层半导体衬底或结构(例如集成电路的下层器件层)上或上方。在实施例中，下层半导体衬底代表用于制造集成电路的通用工件对象。半导体衬底通常包括晶片或其他硅片或另一种半导体材料。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(soi)、以及由其他半导体材料形成的类似衬底，例如包括锗、碳或iii-v族材料的衬底。取决于制造阶段，半导体衬底往往包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂和其他常见于半导体衬底中的材料。此外，所描绘的结构可以制造在下层的下部层级互连层上。
[0161]
虽然关于选择的操作详细描述了制造beol金属化层的金属化层或金属化层的部分的前述方法，但是要理解，用于制造的附加操作或中间操作可以包括标准的微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平坦化(例如化学机械抛光(cmp))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平坦化停止层的使用，或任何其他与微电子元件制造相关联的动作。此外，要理解，针对前述工艺流程描述的工艺操作可以以替代顺序实践，不是每个操作都需要执行或者可以执行附加的工艺操作，或这两者。
[0162]
在实施例中，如贯穿本说明书所使用的，层间电介质(ild)材料由电介质或绝缘材料层组成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如二氧化硅(sio2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、各种本领域已知的低k电介质材料、及其组合。层间电介质材料可以通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)的技术或通过其他沉积方法形成。
[0163]
在实施例中，如同样贯穿本说明书所使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构组成。常见的示例是使用铜线和结构，在铜和周围ild材料之间可能包括或不包括阻挡层。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括ta、tan、ti或tin中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单个材料层，或者可以由若干层形成，包括导电衬垫层和填充层。诸如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺可以用于形成互连线。在实施例中，互连线由导电材料组成，所述导电材料例如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。互连线在本领域中有时也称为迹线、导线、线、金属或简单地称为互连。
[0164]
在实施例中，如同样贯穿本说明书所使用的，硬掩模材料由不同于层间电介质材料的电介质材料组成。在一个实施例中，不同的硬掩模材料可以用于不同的区域中，以为下层电介质层和金属层提供彼此不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层、或两者、或它们的组合。其他合适的材料可以包括碳基材料。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或其他上覆材料可以包括钛或另一种金属的氮化物(例如氮化钛)层。在这些层中的一个或多个中可以包括可能更少量的其他材料，例如氧。替代地，可以根据特定实施方式使用本领域已知的其他硬掩模层。硬掩模层可以通过cvd、pvd或通过其他沉积方法形成。
[0165]
在实施例中，如同样贯穿本说明书所使用的，使用193nm浸没式光刻(i193)、极紫外(euv)光刻或电子束直写(ebdw)光刻等来执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂覆(arc)层和光刻胶层组成的三层掩模。在特定的这种实施例中，形貌掩模部分是碳硬掩模(chm)层并且抗反射涂覆层是硅arc层。
[0166]
本文公开的实施例可以用于制造各种各样不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域已知的多种电子器件中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
[0167]
图14示出了根据本公开的一种实施方式的计算设备1400。计算设备1400容纳板1402。板1402可以包括多个部件，包括但不限于处理器1404和至少一个通信芯片1406。处理器1404物理和电耦合到板1402。在一些在实施方式中，至少一个通信芯片1406也物理和电耦合到板1402。在其他实施方式中，通信芯片1406是处理器1404的一部分。
[0168]
取决于其应用，计算设备1400可以包括可以或可以不物理和电耦合到板1402的其他部件。这些其他部件包括但不限于易失性存储器(例如dram)、非易失性存储器(例如，rom)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、光盘(cd)、数字多用盘(dvd)等)。
[0169]
通信芯片1406实现用于向计算设备1400传输数据和从计算设备1400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用经调制的电磁辐射来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包含。通信芯片1406可以实施多种无线标准或协议中的任何一种，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被指定为3g、4g、5g及更高版本的任何其他无线协议。计算设备1400可以包括多个通信芯片1406。例如，第一通信芯片1406可以专用于诸如wi-fi和蓝牙的短距离无线通信，并且第二通信芯片1406可以专用于较长距离无线通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do等。
[0170]
计算设备1400的处理器1404包括封装在处理器1404内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本公开的实施方式构建的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可以存储在寄存器或存储器或两者中的其他电子数据的任何设备或设备的一部分。
[0171]
通信芯片1406也包括封装在通信芯片1406内的集成电路管芯。根据本公开的另一实施方式，通信芯片的集成电路管芯是根据本公开的实施方式构建的。
[0172]
在其他实施方式中，容纳在计算设备1400内的另一个部件可以包含根据本公开的实施例的实施方式构建的集成电路管芯。
[0173]
在各种实施例中，计算设备1400可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在其他的实施方式中，计算设备1400可以是处理数据的任何其他电子设备。
[0174]
图15示出了包括本公开的一个或多个实施例的内插器1500。内插器1500是用于将第一衬底1502桥接到第二衬底1504的介于中间的衬底。第一衬底1502可以是例如集成电路管芯。第二衬底1504可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，内插器1500的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器1500可以将集成电路管芯耦合到球栅阵列(bga)1506，球栅阵列(bga)1506随后可以耦合到第二衬底1504。在一些实施例中，第一和第二衬底1502/1504附接到内插器1500的相对侧。在其他实施例中，第一和第二衬底1502/1504附接到内插器1500的同一侧。并且在其他实施例中，三个或更多个衬底通过内插器1500互连。
[0175]
内插器1500可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插器1500可以由交替的刚性或柔性材料形成，所述刚性或柔性材料可以包括与上述用于半导体衬底中的材料相同的材料，例如硅、锗和其他iii-v族和iv族材料。
[0176]
内插器1500可以包括金属互连1508和过孔1510，包括但不限于穿硅过孔(tsv)1512。内插器1500还可以包括嵌入式器件1514，包括无源和有源器件。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(esd)器件。还可以在内插器1500上形成更复杂的器件，例如射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本公开的实施例，本文公开的装置或工艺可以用于内插器1500的制造或内插器1500中包括的部件的制造。
[0177]
图16是根据本公开的实施例的移动计算平台1600的等距视图，该移动计算平台1600采用根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的集成电路(ic)。
[0178]
移动计算平台1600可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台1600可以是平板电脑、智能电话、膝上型计算机等中的任一个，并且包括在示例性实施例中是触摸屏(电容式、电感式、电阻式等)的显示屏1605、芯片级(soc)或封装级集成系统1610、以及电池1613。如图所示，由更高晶体管封装密度实现的系统1610中的集成水平越高，移动计算平台1600的可以被电池1613或非易失性存储装置(例如固态驱动器)占用的部分越大，或者晶体管门计数越大，以用于改进平台功能。类似地，系统1610中每个晶体管的载流子迁移率越大，功能性越强。因此，本文描述的技术可以实现移动计算平台1600中的性能和形状因数改进。
[0179]
在放大视图1620中进一步示出了集成系统1610。在示例性实施例中，封装器件1677包括根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的至少一个存储器芯片(例如，ram)或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件1677还与功率管理集成电路(pmic)1615、rf(无线)集成电路(rfic)1625(包
括宽带rf(无线)发射器和/或接收器(例如，包括数字基带，并且模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器))及其控制器1611中的一个或多个一起耦合到板1660。功能上，pmic 1615执行电池功率调节、dc到dc转换等，并且因此具有耦合到电池1613的输入并且具有向所有其他功能模块提供电流供应的输出。如进一步示出的，在示例性实施例中，rfic 1625具有耦合到天线的输出以提供实施多种无线标准或协议中的任一种，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被指定为3g、4g、5g及更高版本的任何其他无线协议。在替代实施方式中，这些板级模块中的每一个可以集成到耦合到封装器件1677的封装衬底的单独ic上或耦合到封装器件1677的封装衬底的单个ic(soc)内。
[0180]
在另一方面，半导体封装用于保护集成电路(ic)芯片或管芯，并且还为管芯提供到外部电路的电接口。随着对较小电子器件的需求不断增加，半导体封装被设计为更加紧凑，并且必须支持更大的电路密度。此外，对更高性能器件的需求导致需要改进的半导体封装，其能够实现与后续组装处理兼容的薄封装外形和低整体翘曲。
[0181]
在实施例中，使用至陶瓷或有机封装衬底的引线结合。在另一个实施例中，使用c4工艺将管芯安装到陶瓷或有机封装衬底。特别地，可以实施c4焊球连接以提供半导体器件和衬底之间的倒装芯片互连。倒装芯片或受控塌陷芯片连接(c4)是一种用于半导体器件(例如集成电路(ic)芯片、mems或部件)的安装类型，其利用焊料凸块而不是引线结合。焊料凸块沉积在位于衬底封装的顶部的c4焊盘上。为了将半导体器件安装到衬底上，将其翻转，使有源侧面朝下处在安装区域上。焊料凸块用于将半导体器件直接连接到衬底。
[0182]
图17示出了根据本公开的实施例的倒装芯片安装管芯的截面图。
[0183]
参考图17，根据本公开的实施例，装置1700包括管芯1702，例如根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的集成电路(ic)。管芯1702包括其上的金属化焊盘1704。诸如陶瓷或有机衬底的封装衬底1706在其上包括连接1708。管芯1702和封装衬底1706通过与金属化焊盘1704和连接1708耦合的焊球1710而电连接。底部填充材料1712围绕焊球1710。
[0184]
倒装芯片的处理可以类似于常规的ic制造，只是有一些附加的操作。在制造工艺接近尾声时，附接焊盘被金属化，以使它们更容易接受焊料。这通常包括几种处理。然后在每个金属化焊盘上沉积一小点焊料。然后像正常一样从晶片上切下芯片。为了将倒装芯片附接到电路中，将芯片反转以将焊点向下放到下层电子器件或电路板上的连接器上。然后典型地使用超声波或替代地使用回流焊工艺将焊料重新熔化以产生电连接。这也在芯片的电路与下层安装之间留下了小的空间。在大多数情况下，然后“底部填充”电绝缘粘合剂以提供更强的机械连接，提供热桥，并确保焊接点不会由于芯片和系统其余部分的不同加热而受到应力。
[0185]
在其他实施例中，实施更新的封装和管芯到管芯互连方法，例如穿硅过孔(tsv)和硅内插器，以制造根据本公开的实施例的高性能多芯片模块(mcm)和系统级封装(sip)，其并入了根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的集成电路(ic)。
[0186]
因此，本公开的实施例包括先进集成电路结构制造。
[0187]
尽管上面已经描述了特定实施例，但是即使在关于特定特征仅描述了单个实施例的情况下，这些实施例也不旨在限制本公开的范围。除非另有说明，否则本公开中提供的特征的示例旨在是说明性的而非限制性的。以上描述旨在涵盖对受益于本公开的本领域技术人员而言显而易见的这种替代物、修改和等同物。
[0188]
本公开的范围包括本文公开的任何特征或特征的组合(明确地或隐含地)、或其任何概括，无论其是否减轻了本文所解决的任何或所有问题。因此，可以在本技术(或要求其优先权的申请)的审查期间针对任何这样的特征组合提出新的权利要求。特别地，参考所附权利要求，从属权利要求的特征可以与独立权利要求的特征组合，并且各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是所附权利要求中列举的特定组合。
[0189]
以下示例涉及其他实施例。不同实施例的各种特征可以与包括的一些特征和排除的其他特征以各种方式组合，以适合各种不同的应用。
[0190]
示例性实施例1：一种集成电路结构包括：在衬底上方的第一层间电介质(ild)层中的第一导电互连线、在第一ild层上方的第二ild层中的第二导电互连线、以及将第一导电互连线和第二导电互连线耦合的导电过孔，该导电过孔具有单个无氮的钽(ta)阻挡层。
[0191]
示例性实施例2：示例性实施例1的集成电路结构，其中单个无氮的钽(ta)阻挡层具有在1-5纳米范围内的厚度。
[0192]
示例性实施例3：示例性实施例1或2的集成电路结构，其中单个无氮的钽(ta)阻挡层从导电过孔延伸到第二导电互连线。
[0193]
示例性实施例4：示例性实施例3的集成电路结构，还包括在导电过孔的单个无氮的钽(ta)阻挡层和第二导电互连线中内的导电填充物，该导电填充物包括直接在单个无氮的钽(ta)阻挡层上的铜。
[0194]
示例性实施例5：示例性实施例1、2、3或4的集成电路结构，其中单个无氮的钽(ta)阻挡层直接在第一导电互连线的导电填充物上，该导电填充物包括铜或钴。
[0195]
示例性实施例6：一种制造集成电路结构的方法包括：在层间电介质(ild)层中形成部分沟槽，该ild层在蚀刻停止层上；蚀刻着陆在蚀刻停止层上的悬挂过孔；以及穿过蚀刻停止层执行穿透蚀刻以在ild层和蚀刻停止层中形成沟槽和过孔开口。
[0196]
示例性实施例7：示例性实施例6的方法，其中执行穿透蚀刻使部分沟槽更深地延伸到ild层中。
[0197]
示例性实施例8：示例性实施例6或7的方法，还包括沿着沟槽和过孔开口的表面形成单个无氮的钽(ta)阻挡层。
[0198]
示例性实施例9：示例性实施例8的方法，还包括在单个无氮的钽(ta)阻挡层上形成导电填充物，该导电填充物包括直接在单个无氮的钽(ta)阻挡层上的铜。
[0199]
示例性实施例10：示例性实施例9的方法，还包括在形成导电填充物之前减小单个无氮的钽(ta)阻挡层的厚度。
[0200]
示例性实施例11：一种计算设备包括板和耦合到板的部件。该部件包括集成电路结构，该集成电路结构包括在衬底上方的第一层间电介质(ild)层中的第一导电互连线、在第一ild层上方的第二ild层中的第二导电互连线、以及将第一导电互连线和第二导电互连线耦合的导电过孔，该导电过孔具有单个无氮的钽(ta)阻挡层。
[0201]
示例性实施例12：示例性实施例11的计算设备，还包括耦合到板的存储器。
[0202]
示例性实施例13：示例性实施例11或12的计算设备，还包括耦合到板的通信芯片。
[0203]
示例性实施例14：示例性实施例11、12或13的计算设备，还包括耦合到板的相机。
[0204]
示例性实施例15：示例性实施例11、12、13或14的计算设备，其中所述部件是封装的集成电路管芯。
[0205]
示例性实施例16：一种计算设备包括板和耦合到板的部件。该部件包括集成电路结构，该集成电路结构是根据包括如下步骤的方法制造的：在层间电介质(ild)层中形成部分沟槽，该ild层在蚀刻停止层上；蚀刻着陆在蚀刻停止层上的悬挂过孔；以及穿过蚀刻停止层执行穿透蚀刻以在ild层和蚀刻停止层中形成沟槽和过孔开口。
[0206]
示例性实施例17：示例性实施例16的计算设备，还包括耦合到板的存储器。
[0207]
示例性实施例18：示例性实施例16或17的计算设备，还包括耦合到板的通信芯片。
[0208]
示例性实施例19：示例性实施例16、17或18的计算设备，还包括耦合到板的相机。
[0209]
示例性实施例20：示例性实施例16、17、18或19的计算设备，其中所述部件是封装的集成电路管芯。