半导体结构的形成方法及半导体结构与流程

1.本发明涉及半导体领域，特别涉及一种半导体结构的形成方法及半导体结构。


背景技术：

2.存储器是决定系统性能的关键设备之一，它就像一个临时仓库，负责数据的中转和暂存。存储器通常采用晶体管连接存储电容的方式以构成一个存储单元，通过晶体管的导通来控制存储电容充/放电的过程。
3.在晶体管与存储电容连接的制造过程中，通常通过接触结构的方式来解决晶体管的排布方式与存储电容的排布方式之间的差异。然而，在接触结构的制造过程中，可能由于接触结构的覆盖面积过大导致接触结构受到的应力过大，使得存储器产生金属剥离的现象，从而影响形成的存储器的良率。


技术实现要素：

4.本发明实施例提供一种半导体结构的形成方法及半导体结构，通过形成覆盖面积较小的接触结构，解决了晶体管的排布方式与存储电容排布方式之间的差异，且避免了存储器的金属剥离现象。
5.为解决上述技术问题，本发明的实施例提供了一种半导体结构的形成方法，如下步骤：提供半导体基底，半导体基底包括阵列区和外围区，阵列区中具有分立排布的多个导电层；形成覆盖半导体基底的支撑层，其中，位于阵列区上的支撑层中具有互联层，互联层还延伸至外围区，用于电连接导电层且将导电层的电信号传输到外围区；图形化支撑层，形成位于外围区上分立的多个支撑结构，以及位于阵列区以及外围区上的互联结构，其中，互联层位于互联结构中，分立的支撑结构之间存在空隙，以减少支撑结构所占外围区的面积。
6.与现有技术的方式相比，本技术通过一步刻蚀工艺同时形成的外围区的支撑结构和阵列区的互联结构，简化了工艺流程，从而减少了半导体结构的制造成本；通过图形化形成的位于外围区的支撑结构之间相互分立，且存在间隙，极大程度的减小了支撑结构所占据的外围区的面积，从而减小了支撑结构所受到的应力，避免了以上述半导体结构形成的存储器出现金属剥离的现象。
7.另外，形成覆盖半导体基底的支撑层的方法包括：依次堆叠形成n层子支撑层，以构成支撑层，n为大于等于2的自然数。
8.另外，第i子支撑层的形成方法包括：在第i-1子支撑层顶部表面形成第i子支撑膜；在第i子支撑膜中形成第i子互联层，以构成第i子支撑层；i为大于等于2，且小于等于n的自然数。本发明实施例给出的一种具体形成堆叠的支撑层的方法。
9.另外，在第i子支撑膜中形成第i子互联层的方法包括：刻蚀部分第i子支撑膜形成第i沟槽；基于第i沟槽，刻蚀部分已形成的子支撑层，直至暴露出部分导电层，形成第i通孔；形成填充第i沟槽和第i通孔的第i子互联层。
10.另外，图形化支撑层的方法包括：在支撑层上依次形成掩膜层和图形化的光刻胶；
图形化的光刻胶包括位于阵列区的第一图形和位于外围区的第二图形；基于图形化的光刻胶，图形化掩膜层；基于掩膜层，图形化支撑层。本发明实施例给出的一种具体图形化的方法。
11.另外，形成的支撑结构为工字结构。通过形成工字结构的支撑结构，能更大程度上减少支撑结构所占据的外围区的面积，且工字结构具有稳定性。
12.另外，形成的支撑结构的工字长度为0.2um～0.4um，工字宽度小于0.15um，工字空隙的宽度为0.3um～0.5um。另外，形成支撑结构的工字宽度大于半导体基底最小线宽的两倍。本发明实施例给出的一种工字结构的具体尺寸。
13.本发明实施例还提供了一种半导体结构，包括：半导体基底，半导体基底包括阵列区和外围区，阵列区中具有分立排布的多个导电层；分立的多个支撑结构，位于外围区上，支撑结构包括支撑层，且分立的支撑结构之间存在空隙，以减少支撑结构所占外围区的面积；互联结构，位于阵列区以及外围区上，互联结构包括支撑层以及位于支撑层中的互联层，互联层用于电连接导电层且将导电层的电信号传输到外围区。
14.另外，支撑层为堆叠结构。
15.另外，支撑结构为工字结构。
16.另外，支撑结构的工字长度为0.2um～0.4um，工字宽度小于0.15um，工字空隙的宽度为0.3um～0.5um。
17.另外，支撑结构的工字宽度大于半导体基底最小线宽的两倍。
18.与现有技术相比，本技术减小了支撑结构所占据的外围区的面积，从而减小了支撑结构所受到的应力，避免了以上述半导体结构形成的存储器出现金属剥离的现象。
附图说明
19.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
20.图1至图20为本发明实施例提供的各步骤对应的半导体结构的结构示意图。
具体实施方式
21.目前，在晶体管与存储电容连接的制造过程中，通常通过接触结构的方式来解决晶体管的排布方式与存储电容的排布方式之间的差异，然而，在接触结构的制造过程中，可能由于接触结构的覆盖面积过大导致接触结构受到的应力过大，使得存储器产生金属剥离的现象，从而影响形成的存储器的良率。
22.为解决上述问题，本发明第一实施例提供了一种半导体结构的形成方法，包括：提供半导体基底，半导体基底包括阵列区和外围区，阵列区中具有分立排布的多个导电层；形成覆盖半导体基底的支撑层，其中，位于阵列区上的支撑层中具有互联层，互联层还延伸至外围区，用于电连接导电层且将导电层的电信号传输到外围区；图形化支撑层，形成位于外围区上分立的多个支撑结构，以及位于阵列区以及外围区上的互联结构，其中，互联层位于互联结构中，分立的支撑结构之间存在空隙，以减少支撑结构所占外围区的面积。
23.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例
中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
24.图1至图20为本发明实施例提供的半导体结构的形成方法各步骤对应的结构示意图，以下将结合附图对本实施例提供的半导体结构的形成方法进行详细说明。
25.参考图1和图2，图1为提供的半导体基底的俯视结构示意图，图2为沿图1中所示虚线方向的剖面结构示意图，提供半导体基底100，半导体基底100包括阵列区120和外围区110，阵列区中具有分立排布的多个导电层121。
26.需要说明的是，本实施例提供的半导体基底100为已形成位线结构以及位于位线结构之间的电容接触结构，电容接触结构的顶部表面暴露，用于后续形成接触结构，从而电连接后续形成的存储电容的下电极板，暴露的电容接触结构即上述分立排布的多个导电层121。
27.参考图3至图15，形成覆盖半导体基底100的支撑层200，其中位于阵列区120上的支撑层中具有互联层，互联层还延伸至外围区110，用于电连接导电层且将导电层的电信号传输到外围区110。
28.在本实施例中，支撑层200为依次形成的堆叠结构，形成覆盖半导体基底100的支撑层200的方法包括：依次堆叠形成的n层子支撑层，以构成支撑层200，n为大于等于2的自然数。
29.以下结合附图对本实施例中形成支撑层200的方法进行详细描述。需要说明的是，在本实施例中，以形成n＝4的堆叠结构为例进行描述，并不构成对本发明实施例的限定，在其他实施例中，n可以为2、3、5等大于等于2的自然数。
30.具体地，形成第i子支撑层的方法包括：在第i-1子支撑层顶部表面形成第i子支撑膜；在第i子支撑膜中形成第i子互联层，以构成第i子支撑层，i为大于等于2且小于等于n的自然数。当i＝1时，在半导体基底顶部表面形成第一子支撑膜；在第一子支撑膜中形成第一子互联层，以构成第一子支撑层。
31.参考图3，形成覆盖半导体基底100的第一子支撑膜201。
32.第一子支撑膜201采用绝缘材料形成，例如，氮化硅、氧化硅或氮氧化硅，在本实施例中，第一子支撑膜201的材料为氮化硅。
33.参考图4，刻蚀部分第一子支撑膜201，形成暴露出如图4所示的最左侧导电层121的第一沟槽，剖面图的左侧对应于俯视图的下侧，剩余第一子支撑膜201构成第一子支撑层211。
34.参考图5，形成填充第一沟槽的第一子互联层221。
35.第一子互联层221可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，第一子互联层221的材料为钨。
36.参考图6，形成覆盖第一子支撑层211的第二子支撑膜202。
37.第二子支撑膜202采用绝缘材料形成，例如，氮化硅、氧化硅或氮氧化硅，在本实施例中，第二子支撑膜202的材料为氮化硅。
38.参考图7，刻蚀部分第二子支撑膜202，形成第二沟槽，并基于第二沟槽刻蚀第一子
支撑层211，直至暴露出如图7所示的次左侧导电层121，剩余第二子支撑膜202构成第二子支撑层212。
39.参考图8，形成填充第二沟槽和第二通孔的第二子互联层222。
40.第二子互联层222可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，第二子互联层222的材料为钨。
41.参考图9，形成覆盖第二子支撑层212的第三子支撑膜203。
42.第三子支撑膜203采用绝缘材料形成，例如，氮化硅、氧化硅或氮氧化硅，在本实施例中，第三子支撑膜203的材料为氮化硅。
43.参考图10，刻蚀部分第三子支撑膜203，形成第三沟槽，并基于第三沟槽刻蚀第二子支撑层212和第一子支撑层211，直至暴露出如图10所示的次右侧导电层121，剖面图的右侧对应于俯视图的上侧，剩余第三子支撑膜203构成第三子支撑层213。
44.参考图11，形成填充第三沟槽和第三通孔的第三子互联层223。
45.第三子互联层223可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，第三子互联层223的材料为钨。
46.参考图12，形成覆盖第三子支撑层213的第四子支撑膜204。
47.第四子支撑膜204采用绝缘材料形成，例如，氮化硅、氧化硅或氮氧化硅，在本实施例中，第四子支撑膜204的材料为氮化硅。
48.参考图13，刻蚀部分第四子支撑膜204，形成第四沟槽，并基于第四沟槽刻蚀第三子支撑层213、第二子支撑层212和第一子支撑层211，直至暴露出如图13所示的最右侧导电层121，剖面图的右侧对应于俯视图的上侧，剩余第四子支撑膜204构成第四子支撑层214。
49.参考图14，形成填充第四沟槽和第四通孔的第四子互联层224。
50.第四子互联层224可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，第四子互联层224的材料为钨。
51.第一子互联层221、第二子互联层222、第三子互联层223和第四子互联层224共同构成互联层。第一子支撑层211、第二子支撑层212、第三子支撑层213和第四子支撑层214共同构成支撑层200。
52.参考图13，在形成第四沟槽的过程中，还用于在靠近最左侧导电层121的外围区形成互联沟槽。参考图14，在形成第四子互联层224时，还填充互联沟槽形成互联外延，参考图15，图15为互联结构和互联层的俯视结构示意图，互联外延位置外围区110，用于将阵列区120中导电层121的电信号互联至外围区110，用于后续连接测试设备对导电层121性能测试，即后续通过测试设备对形成的存储器的电容接触形成性能测试。
53.需要说明的是，本实施例中，互联外延和第四子互联层224在一步工艺中形成，避免了层与层之间的接触，导电效果好。在其他实施例中，互联外延和第四子互联层可以分步沉积。另外，通过堆叠结构形成的互联层，形成每一层子互联层需要刻蚀形成的通孔的深宽比小，刻蚀的形成好，子互联层与导电层121的接触效果好。
54.在其他实施例中，参考图16至图18，支撑层和互联层也可以采用单层结构形成。具体地，参考图16，形成覆盖半导体基底100的支撑膜301，图形化支撑膜301形成通孔，剩余支撑膜301构成支撑层311，形成通孔的互联层。
55.参考图19，图形化支撑层200，形成位于外围区110上分立的多个支撑结构220，以
及位于阵列区120和外围区110上的互联结构210，其中，互联层位于互联结构220中，分立的支撑结构210之间存在空隙，以减少支撑结构210所占外围区110的面积。
56.具体地，图形化支撑层200的方法包括：在支撑层200上依次形成掩膜层和图形化的光刻胶，图形化的光刻胶包括位于阵列区120的第一图形和位于外围区110的第二图形，基于图形化的光刻胶，图形化掩膜层，并基于掩膜层，图形化支撑层。
57.具体地，形成的图形化的光刻胶包括透光区和遮挡区，遮挡区在阵列区120构成第一图形，第一图形即互联结构的顶部形貌，遮挡区在外围区110构成第二图形，第二图形即支撑结构的顶部形貌，可以为圆形、方形或工字形等形状。透光区的透光率大于遮挡区的透光率，在后续光刻工艺中，光能够穿过透光区照射在掩膜层上，从而刻蚀掩膜层。
58.在本实施例中，外围区110的第二图形为工字形，即形成的支撑结构220为工字结构，支撑结构采用工字结构能极大的较小支撑结构220所占据的外围区110的面积，从而减少支撑结构220所受到的应力，从而防止形成的半导体结构出现金属剥离的现象。另外，工字结构的稳定性好，不易倒塌。
59.参考图20，形成的支撑结构的工字长度为0.2um～0.4um，即图中a所示的长度为0.2um～0.4um，例如0.25um、0.30um或0.35um；支撑结构的工字宽度小于0.15um，即图中b所示的长度小于0.15um，例如0.06um、0.09um或0.12um；支撑结构的工字空隙的宽度为0.3um～0.5um，即图中c所示的长度为0.3um～0.5um，例如0.35um、0.40um或0.45um。
60.在本实施例中，形成的工字结构的宽度大于半导体基底100最小线宽的两倍。从而进一步保证形成的支撑结构220的稳定性。
61.与现有技术的方式相比，本技术通过一步刻蚀工艺同时形成的外围区的支撑结构和阵列区的互联结构，简化了工艺流程，从而减少了半导体结构的制造成本；通过图形化形成的位于外围区的支撑结构之间相互分立，且存在间隙，极大程度的减小了支撑结构所占据的外围区的面积，从而减小了支撑结构所受到的应力，避免了以上述半导体结构形成的存储器出现金属剥离的现象。
62.上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
63.本发明第二实施例涉及一种半导体结构。
64.以下将结合附图对本实施例提供的半导体结构进行详细说明，与第一实施例和第二实施例相同或相应的部分，以下将不做详细赘述。
65.参考图1和图20，半导体结构，包括：
66.半导体基底100，半导体基底100包括阵列区120和外围区110，阵列区120中具有分立排布的多个导电层121；分立的多个支撑结构220，位于外围区110上，支撑结构220包括支撑层，且分立的支撑结构220之间存在空隙，以减少支撑结构220所占外围区的面积；互联结构210，位于阵列区120以及外围区110上，互联结构210包括支撑层以及位于支撑层中的互联层，互联层用于电连接导电层121且将导电层121的电信号传输到外围区。
67.需要说明的是，本实施例提供的半导体基底100为已形成位线结构以及位于位线结构之间的电容接触结构，电容接触结构的顶部表面暴露，用于后续形成接触结构，从而电
连接后续形成的存储电容的下电极板，暴露的电容接触结构即上述分立排布的多个导电层121。
68.具体地，在本实施例中，互联结构220为堆叠结构，本实施例以4层堆叠形成的互联结构220为例对互联结构220进行具体介绍，堆叠结构的层数并不构成对本发明实施例的限定。
69.互联结构包括依次堆叠在半导体基底上的第一子互联层、第二子互联层、第三子互联层和第四子互联层。第一子互联层、第二子互联层、第三子互联层和第四子互联层分别用于连接不同的导电层121，用于将导电层121的电信号传输至外围区110，用于后续在外围区110连接测试设备，测试导电层121的性能。
70.在本实施例中，支撑结构220为工字结构。支撑结构220的工字长度为0.2um～0.4um，例如0.25um、0.30um或0.35um；支撑结构220的工字宽度小于0.15um，例如0.06um、0.09um或0.12um；支撑结构220的工字空隙的宽度为0.3um～0.5um，例如0.35um、0.40um或0.45um。
71.在本实施例中，形成的工字结构的宽度大于半导体基底100最小线宽的两倍。从而进一步保证形成的支撑结构220的稳定性。
72.与现有技术相比，本技术减小了支撑结构所占据的外围区的面积，从而减小了支撑结构所受到的应力，避免了以上述半导体结构形成的存储器出现金属剥离的现象。
73.为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的结构。由于第一实施例和第二实施例与本实施例相互对应，因此本实施例可与第一实施例和第二实施例互相配合实施。第一实施例和第二实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例和第二实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例和第二实施例中。
74.本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。