半导体结构的制作方法

1.本发明是关于半导体结构，特别是关于其内包含具有不同刻蚀速率的多层介电层的半导体结构。


背景技术：

2.氮化镓(gan)材料拥有各种优秀的特性，因此被广泛应用。举例而言，氮化镓具有宽能隙(band-gap)、高抗热性、高电子饱和速率。除此之外，氮化镓材料还具有极强的极化(polarization)效应。氮化镓材料的极化效应除了因为晶格结构所形成的自发极化(spontaneous polarization)效应之外，晶格不匹配而形成的晶格挤压还会额外造成压电极化(piezoelectric polarization)。由于同时具有这两种极化效应，使得氮化镓材料在异质接面处会产生极大的极化电荷。
3.有鉴于氮化镓材料的上述优良特性，目前氮化镓系半导体已广泛地应用于包含异质接面结构的高电子迁移率晶体管(high electron mobility transistor，hemt)。
4.一般而言，在高电子迁移率晶体管中都会设置有介电层(dielectric layer)。举例而言，介电层，可用作层间介电层、栅极绝缘层、及/或线路之间的绝缘层。然而，现有的介电层中容易存在电浆损伤、离子损伤、及/或接缝(seam)所致的损伤，而导致整个高电子迁移率晶体管的可靠性下降。
5.是以，虽然现存的半导体结构已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于进一步加工后可做为高电子迁移率晶体管的半导体结构仍有一些问题需要克服。


技术实现要素：

6.鉴于上述问题，本发明通过进一步设置多层介电层，也就是进一步设置对于湿式刻蚀(wet etching)或湿式洗净(wet cleaning)具有不同刻蚀速率(etching rate)的多层介电层，以提高半导体结构的整体可靠性。
7.根据一些实施例，提供半导体结构。半导体结构包含：基板、通道层、阻挡层、化合物半导体层、栅极电极、以及介电层堆叠。通道层设置于基板上。阻挡层设置于通道层上。化合物半导体层设置于阻挡层上。栅极电极设置于化合物半导体层上。介电层堆叠设置于栅极电极上。介电层堆叠包含具有不同刻蚀速率的层。
8.本发明的半导体结构可应用于多种类型的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
9.通过以下的详述配合所附图式，我们能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。
10.图1至图6是根据本发明的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图；
11.图7a～图7c是根据本发明的一些实施例，绘示介电层堆叠的不同态样；以及
12.图8及图9是根据本发明的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图。
13.图10是根据本发明的一些实施例，绘示半导体结构的剖面示意图。
14.【符号说明】
15.100：基板；
16.200：缓冲层；
17.300：通道层；
18.400：阻挡层；
19.410：化合物半导体层；
20.420：金属氮化物层；
21.500：介电层；
22.600：栅极电极；
23.500a,700：介电层堆叠；
24.510,710：底层；
25.520,720：主体层；
26.530,730：覆盖层；
27.810：源极电极；
28.820：漏极电极；
29.ct：接触通孔；
30.op：开口；
31.t：总厚度；
32.t1：厚度；
33.t2：厚度；
34.t3：厚度。
具体实施方式
35.以下揭露提供了很多不同的实施例或范例，用于实施所提供的半导体结构的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
36.以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
37.再者，空间上的相关用语，例如“上”、“下”、“在
…
上方”、“在
…
下方”及类似的用词，除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转向至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
38.在此，“约”、“大约”、“大抵“的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
39.图1至图6是根据本发明的一些实施例，说明半导体结构在各个阶段的剖面示意图。
40.参照图1，提供基板100，基板100上形成有缓冲层200、通道层300、以及阻挡层400。缓冲层200可设置于基板100上。通道层300可设置于缓冲层200及基板100上，亦即缓冲层200可设置于基板100与通道层300之间。阻挡层400可设置于通道层300上。
41.在一实施例中，基板100可以为或包含块体半导体(bulk semiconductor)基板、绝缘体上覆半导体(semiconductor-on-insulator，soi)基板或类似基板。基板100可为掺杂(例如，使用p-型或n-型掺质(dopant))或未掺杂的。一般而言，绝缘体上覆半导体基板包括形成于绝缘体上的半导体材料的膜层。举例而言，此绝缘层可为，氧化硅(silicon oxide)层、氮化硅(silicon nitride)层、多晶硅(poly-silicon)层、或上述膜层的堆叠组合。提供上述绝缘层于基板上，通常是硅(silicon)或氮化铝(aln)基板。亦可使用其他基板，例如多层(multi-layered)或梯度(gradient)基板。在一些实施例中，基板100的半导体材料可包含含不同晶面的硅，包括si(111)或si(110)。在一些实施例中，基板100可以是半导体基底或陶瓷基底，例如氮化镓(gallium nitride，gan)基底、碳化硅(sic)基底、氮化铝基底或蓝宝石(sapphire)基底。在一些实施例中，基板100可包含薄膜晶体管(tft，thin film transistor)基板。
42.在一实施例中，通道层300与基板100之间的不匹配会造成应变(strain)的产生。然而，缓冲层200可减少及/或防止形成于缓冲层200上的通道层300的应变，以避免缺陷形成于通道层300中。缓冲层200的材料可以包含iii-v族化合物半导体材料，例如iii族氮化物。举例而言，缓冲层200的材料可以为或包含氮化镓、氮化铝、氮化铝镓(algan)、氮化铝铟(alinn)、前述的单层或多层组合、或其他任何合适的材料。在一实施例中，缓冲层200可包含氮化铝镓。在一些实施例中，可以通过沉积工艺来形成缓冲层200。上述形成缓冲层200的沉积工艺可为有机金属化学气相沉积(metal organic chemical vapor deposition，mocvd)、原子层沉积(atomic layer deposition，ald)、分子束外延(molecular beam epitaxy，mbe)、液相外延(liquid phase epitaxy，lpe)、前述的组合、或其他任何合适的工艺，但不限于此。
43.在一实施例中，可进一步设置成核层(未图示)于基板100与缓冲层200之间。成核层的材料可以为或包含氮化铝、氮化铝镓、前述的组合、或其他任何合适的材料。可通过沉积工艺来形成成核层。上述形成成核层的沉积工艺可为有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、前述的组合、或其他任何合适的工艺，但不限于此。成核层可减少及/或防止基板100与设置于基板100上的其他层之间的晶格差异，以提升结晶品质。
44.在一实施例中，通道层300的材料可以包含一或多种iii-v族化合物半导体材料，例如：iii族氮化物，但不限于此。举例而言，通道层300的材料可以为或可以包含氮化镓、氮化铝镓、氮化铝铟、氮化铟镓(ingan)、氮化铟铝镓(inalgan)、前述的组合、或其他任何合适的材料，但不限于此。可通过沉积工艺来形成通道层300。上述形成通道层300的沉积工艺可为有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、前述的组合、或其他任何合适的工艺，但不限于此。在一实施例中，通道层300可包含氮化镓。
45.在一实施例中，阻挡层400的材料可以包含iii-v族化合物半导体材料，例如iii族氮化物。举例而言，阻挡层400可以为或包含氮化铝、氮化铝镓、氮化铝铟、氮化铟铝镓、前述的组合、或其他任何合适的材料，但不限于此。阻挡层400可以包含单层或多层结构。可以通过沉积工艺来形成阻挡层108，例如有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、前述的组合、或其他任何合适的工艺，但不限于此。在一实施例中，阻挡层400可包含氮化铝镓。
46.举例而言，通过作为通道层300的氮化镓、与作为阻挡层400的氮化铝镓之间的不同晶格常数，引发压电极化效应及各自的自发性极化效应。因此，在通道层300与阻挡层400之间的异质界面上能够形成二维电子气(two-dimensional electron gas，2deg)通道(如图1虚线处所示)。在一些实施例中，所述二维电子气通道是用来提供后续形成的高电子迁移率晶体管的导电载子，所以能够作为电流路径。在一些实施例中，通道层300及阻挡层400中没有掺质。在一些其他实施例中，通道层300及阻挡层400可具有掺质，举例而言，n型掺质或p型掺质。
47.参照图2，接着，在阻挡层400上设置化合物半导体层410。化合物半导体层410可以为p型掺杂或n型掺杂的氮化镓。在一实施例中，化合物半导体层410可包含p型掺杂的氮化镓。化合物半导体层410可以抑制其下的二维电子气通道，因此能够克服传统常开(normally-on)状态的安全疑虑，达成使得后续形成的高电子迁移率晶体管具有常关(normally-off)状态。化合物半导体层410可对应于后续形成的栅极电极设置。
48.参照图3，在化合物半导体层410上选择性地设置金属氮化物层420。金属氮化物层420亦可对应于后续形成的栅极电极设置。在一实施例中，金属氮化物层420可包含氮化钛(tin)。金属氮化物层420可提升化合物半导体层410对于其他层的附着性。金属氮化物层420可改善漏电流的现象。金属氮化物层420可作为后续形成开口的刻蚀停止层。金属氮化物层420还能够减少及/或防止漏极电流随着漏极偏压(bias)的提升而崩溃的问题。在一实施例中，可省略金属氮化物层420。
49.在一实施例中，化合物半导体层410、及金属氮化物层420可由沉积工艺、光刻工艺及刻蚀工艺的一连串的工艺形成。举例来说，可以通过沉积工艺在阻挡层400上形成化合物半导体材料层；接着在化合物半导体材料层上形成图案化遮罩层，以暴露化合物半导体材料层的一部分；接着图案化前述化合物半导体材料层，也就是刻蚀化合物半导体材料层未被图案化遮罩层覆盖的部分；以形成化合物半导体层410。类似地，可以通过沉积工艺在化合物半导体层410上形成金属氮化物材料层；接着在金属氮化物材料层上形成图案化遮罩层，以暴露金属氮化物材料层的一部分。接着图案化前述金属氮化物材料层，也就是刻蚀金属氮化物材料层未被图案化遮罩层覆盖的部分；以形成金属氮化物层420。在一实施例中，通道层300、阻挡层400、化合物半导体层410、及金属氮化物层420亦可统称为外延层。
50.参照图4，在阻挡层400上设置介电层500。介电层500可设置于阻挡层400的一部分上、化合物半导体层410的一部分上、以及金属氮化物层420的一部分上。介电层500可设置于阻挡层400与后续形成的介电层堆叠之间。在一实施例中，介电层500可具有平坦表面。在一实施例中，介电层500可具有阶梯状(step)表面。上述阶梯状表面的形状对应于化合物半导体层410及金属氮化物层420的形状，亦即顺应性(conformally)，或者称为共形地形成于阻挡层400、化合物半导体层410、及金属氮化物层420的表面上。须说明的是，如图4所示的介电层500的阶梯状表面仅为范例而非作为限制，也就是说，介电层500的形状不以图4为限。在一实施例中，介电层500的阶梯状表面的转角处可为锐角、直角、圆角、钝角、或任何合适的形状。在一实施例中，介电层500可为具有对应于阻挡层400、化合物半导体层410、及金属氮化物层420的表面的高度差异的任何形状，亦即介电层500可具有对应于段差的形状。
51.参照图5，选择性地移除部分的介电层500，以形成开口op。开口op可贯穿介电层500，因此开口op可暴露金属氮化物层420的一部分。开口op的位置对应于后续形成的栅极电极的位置。开口op可通过光刻工艺及刻蚀工艺形成。刻蚀工艺可包含干式刻蚀、湿式刻蚀或其他刻蚀方法(例如，反应式离子刻蚀)。刻蚀工艺也可以是纯化学刻蚀(电浆刻蚀)、纯物理刻蚀(离子研磨)或其组合。在一实施例中，形成开口op的刻蚀工艺可为干式刻蚀工艺。在一实施例中，进行刻蚀工艺以形成开口op时，通过金属氮化物层420作为刻蚀停止层，因此刻蚀工艺进行至金属氮化物层420即停止，使得金属氮化物层420下方的化合物半导体层410得以被金属氮化物层420保护而不受到损伤。
52.参照图6，设置栅极电极600于开口op中，且设置于化合物半导体层410。栅极电极600可突出于介电层500。栅极电极600的材料可为导电材料，举例而言，导电材料可包含金属、金属氮化物、半导体材料、前述的组合、或其他任何合适的导电材料，但不限于此。在一些实施例中，金属可为金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、其类似物、或前述的组合，但不限于此。半导体材料可为多晶硅、或多晶锗。上述的导电材料可通过例如化学气相沉积法(chemical vapor deposition，cvd)、溅射(sputtering)、电阻加热蒸镀法、电子束蒸镀法、或其它合适的沉积方式形成于开口op中。类似地，可先形成导电材料层于金属氮化物层420上，再经由图案化工艺来形成栅极电极600。
53.参照图7a至图7c，其所示的半导体结构是在图6所示的半导体结构上，设置不同态样的介电层堆叠700。在本发明的一实施例中，将介电层堆叠700设置于栅极电极600上。由于介电层堆叠700包含能够抵抗或减少用于湿式洗净工艺的湿式刻蚀液的刻蚀能力的结构及/或成分，而使得设置于介电层堆叠700下的栅极电极600免于湿式刻蚀液的侵蚀，因此能够保护栅极电极600不受损害。
54.首先须说明的是，湿式洗净(wet cleaning)工艺可视为湿式刻蚀工艺的一种。为了移除形成半导体结构中的每一个步骤所产生的微粒、有机物、污染物、金属与自生氧化物(native oxide)，在形成半导体结构的整个工艺中，需要进行多次的湿式洗净。举例而言，湿式洗净可发生在前洗净(pre-cleaning)、进行任何刻蚀工艺后的洗净、及/或进行任何沉积工艺后的洗净。本文中的层的刻蚀速率是指在进行湿式洗净(wet cleaning)工艺中相对与特定的湿式刻蚀液的层的刻蚀速率。然而，在进行湿式洗净工艺时，由于半导体结构中的层本身可能包含接缝(seam)、裂缝(crack)、或缺陷，因此用于湿式洗净工艺的湿式刻蚀液
会渗入接缝、裂缝、或缺陷中，导致其下的其他元件受到破坏。湿式洗净工艺可使用酸性的湿式刻蚀液或是碱性的湿式刻蚀液。湿式刻蚀液可包含但不限于标准清洁液1(sc-1，apm)、标准清洁液2(sc-2，hpm)、硫酸双氧水混合液(piranha，spm)、前述的组合、或其他任何合适的刻蚀液。
55.举例而言，作为介电层的氧化物层可能包含因为沉积工艺所导致的氧化物接缝(oxide seam)，而当湿式洗净工艺使用酸性的湿式刻蚀液时，酸性的湿式刻蚀液渗入氧化物层的氧化物接缝，令酸性的湿式刻蚀液泄漏至不应被清洗的元件处而产生漏酸(acid leakage)的现象，致使设置于氧化物层之下的包含金属成分的任何元件被破坏。若是其下设置有栅极电极600的介电层堆叠700具有上述接缝、裂缝、或缺陷，则甚至会导致栅极电极600受到破坏，一旦栅极电极600遭到破坏，会对半导体结构的整体电性造成极大的负面影响。因此，本发明的一目的是为了避免设置于介电层堆叠700之下的任何金属类元件受到破坏。
56.再行说明的是，在包含异质接面结构的高电子迁移率晶体管(high electron mobility transistor，hemt)中，导通电阻(r
on
)主要是由二维电子气通道以及源极和漏极与通道层300的异质接面来决定。由于源极和漏极与通道层300的异质接面的电阻极高，因此，通常会通过诸如快速热工艺(rapid thermal process，rtp)的加热工艺，使得形成源极与漏极的金属一部分扩散至二维电子气通道，从而形成良好的欧姆接触(ohmic contact)。然而，形成源极与漏极的金属亦可扩散至诸如介电层堆叠700的其他层中，而导致形成介电层堆叠700的材料与形成源极与漏极的金属材料彼此产生互溶突穿(spiking)现象及/或金属挤压(metal extrusion)现象，造成源极与漏极和栅极之间产生短路。因此，本发明的一目的是为了改善互溶突穿现象。针对上述目的，于下进行更详细的说明。
57.在一实施例中，介电层堆叠700可设置于栅极电极600上，举例而言，介电层堆叠700可顺应性地设置于介电层500及栅极电极600上。由于介电层500可具有阶梯状表面，且栅极电极600可突出于介电层500，因此顺应性地设置于介电层500及栅极电极600上的介电层堆叠700亦可具有阶梯状表面。须说明的是，如同前述介电层500可具有阶梯状表面但不限至于此，如图7a至图7c所示的介电层堆叠700的阶梯状表面亦仅为范例而非作为限制，也就是说，介电层堆叠700的形状不以图7a至图7c为限。在一实施例中，介电层堆叠700的阶梯状表面的转角处可为锐角、直角、圆角、钝角、或任何合适的形状。在一实施例中，介电层堆叠700可为具有对应于介电层500、及栅极电极600的表面的高度差异的任何形状，亦即介电层堆叠700可具有对应于段差的形状。
58.在一实施例中，介电层堆叠700包含具有不同刻蚀速率的至少两层。本发明的半导体结构，通过设置包含具有不同刻蚀速率的至少两层的介电层堆叠700，达到减少单层介电层的接缝、裂缝、或缺陷，进而提升半导体结构整体的可靠性。此外，由于设置有具有不同刻蚀速率的至少两层的介电层堆叠700，因此能够通过具有较低刻蚀速率的层，也就是对于湿式刻蚀液具有较强抵抗性的层，来保护其下设置的包含金属成分的任何元件，避免湿式洗净工艺中发生漏酸而刻蚀或破坏下层金属的问题，进而提升半导体结构整体的可靠性。此外，由于介电层堆叠700可具有阶梯状表面，因此本发明的介电层堆叠700在包含至少两层的情况下，可有效地减少尤其容易在介电层堆叠700的阶梯状表面的转折处产生的接缝、裂缝、或缺陷。
59.在一实施例中，介电层堆叠700的整体厚度为较佳地，介电层堆叠700的整体厚度为须说明的是，在一些实施例中，介电层堆叠700的整体厚度为后续形成的hemt内包含一个场板设计的最佳电场分布的厚度，然而，针对不同的场板数量、厚度、形状、布置是方式等，介电层堆叠700的厚度的最佳值将随的变动，而不限定于此。
60.在一实施例中，介电层堆叠700包含氧化物、氮化物、氮氧化物、或其任意组合。介电层堆叠700可包含氧化铝(al2o3)、氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，teos)衍生物、硅烷(silane，sih4)衍生物、磷硅玻璃(phosphosilicate glass，psg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、氟化石英玻璃(fluorinated silica glass，fsg)、氢倍半硅氧烷(hydrogen silsesquioxane，hsq)、掺杂碳的氧化硅、非晶质氟化碳(fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，bcb)、或聚酰亚胺(polyimide)。举例而言，介电层堆叠700可使用旋转涂布工艺(spin coating)、化学气相沉积、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、高密度电浆化学气相沉积(high density plasma chemical vapor deposition，hdpcvd)、电浆辅助化学气相沉积(plasma-enhanced chemical vapor deposition，pecvd)前述的组合、或其他任何合适的工艺来形成。
61.在一实施例中，由于氧化铝具有良好的热稳定性、结构致密、且不易影响半导体结构的整体电性性质，因此介电层堆叠700可包含氧化铝。在一实施例中，介电层堆叠700可包含是为相同化合物但同时具有不同刻蚀速率的至少两层，举例而言，介电层堆叠700可同时包含由四乙氧基硅烷(teos)衍生的二氧化硅、以及由硅烷(sih4)衍生的二氧化硅。
62.在一实施例中，在湿式刻蚀液中，介电层堆叠700包含的至少两层中的一层与另一层的刻蚀速率差异可为1.1倍～8.0倍。介电层堆叠700包含的至少两层中的一层与另一层的刻蚀速率差异可为1.5倍、2.0倍、2.5倍、3.0倍、3.5倍、4.0倍、4.5倍、5.0倍、5.5倍、6.0倍、6.5倍、7.0倍、7.5倍、或上述任意数值组成的范围。
63.在一实施例中，当湿式刻蚀液为氢氟酸(hf，hydrofluoric acid)时，介电层堆叠700包含的至少两层中的一层与另一层的刻蚀速率差异可为6倍。在一实施例中，当湿式刻蚀液为氢氟酸，亦即为hf：h2o的体积比为约1：50时，介电层堆叠700包含的至少两层中的一层与另一层的刻蚀速率差异可为大于2倍；以及，当湿式刻蚀液为缓冲氧化硅刻蚀液(boe)，亦即nh4f:hf的体积比为约10:1时，介电层堆叠700包含的至少两层中的一层与另一层的刻蚀速率差异可为大于1.5倍。然而本发明并不以此为限，本领域技术人员可依照实际需求进行调整。
64.如图7a所示，介电层堆叠700可包含主体层720及覆盖层730。主体层720可设置于栅极电极600上。覆盖层730可设置于主体层720上。相较于主体层720，覆盖层730可更远离栅极电极600。覆盖层730的刻蚀速率小于主体层720的刻蚀速率。因为覆盖层730可填补主体层720的氧化物接缝，因此覆盖层730能够保护设置于覆盖层730之下的包含金属成分的元件不受到湿式刻蚀液的破坏。覆盖层730还能够避免进行rtp工艺时所产生的互溶突穿现象。如图7a所示，介电层堆叠700的总厚度t可为约在一实施例中，主体层720的厚度t2可为约以及覆盖层730的厚度t3可为约覆盖层730的厚度t3较佳
可为约主体层720与覆盖层730的厚度比可为约1：1～：60：1。在一实施例中，主体层720的厚度可大于覆盖层730，但不限于此。在一实施例中，主体层720的厚度可实质上等于或小于覆盖层730，主体层720的厚度与覆盖层730的厚度可分别为约
65.本文所述的用语“主体层”并不限制介电层堆叠700的主要材料为形成主体层的材料。在一实施例中，主体层720可为氧化硅，覆盖层730可为氧化铝。在一实施例中，覆盖层730可为利用ald工艺形成的氧化铝，以同时达到薄层、致密、还能填平主体层720中的接缝的目的。
66.在一实施例中，主体层720可为利用cvd工艺，将sih4作为前驱物而形成的氧化硅，然而，覆盖层730则可为利用热氧化工艺，将teos作为前驱物而形成的氧化硅。须说明的是，在一实施例中，虽然主体层720与覆盖层730皆包含氧化硅，然而由不同工艺及不同前驱物所形成的氧化硅，虽然于化学式的表达上相同，但实质上具有不同的性质。举例而言，对于一些湿式刻蚀液而言，对于使用cvd工艺并以sih4作为前驱物而形成的氧化硅的刻蚀速率大于对于利用热氧化工艺将teos作为前驱物而形成的氧化硅。因此，如图7a所示，包含设置于主体层720上的覆盖层730的介电层堆叠700，能够有效地保护其下的元件不受湿式刻蚀液的侵蚀。
67.如图7b所示，介电层堆叠700可包含底层710及主体层720。底层710可设置于栅极电极600上。主体层720可设置于底层710上。相较于底层710，主体层720可更远离栅极电极600。底层710的刻蚀速率小于主体层720的刻蚀速率。因为底层710先设置于栅极电极600上，因此可提供更为致密的层于栅极电极600上。底层710能够保护设置于底层710之下的包含金属成分的元件不受到湿式刻蚀液的破坏。底层710还能够避免进行rtp工艺时所产生的互溶突穿现象。如图7b所示，介电层堆叠700的总厚度t可为约在一实施例中，主体层720的厚度t2可为约以及底层710的厚度t1可为约底层710的厚度t1较佳为约在一实施例中，底层710与主体层720的厚度比可为约1：1～60：1。
68.在一实施例中，主体层720可为氧化硅，底层710可为氧化铝。在一实施例中，底层710可为利用ald工艺形成的氧化铝，以同时达到薄层与致密目的。在一实施例中，主体层720可为利用cvd工艺，将sih4作为前驱物而形成的氧化硅，底层710可为利用热氧化工艺，将teos作为前驱物而形成的氧化硅。在此，选用不同工艺及前驱物形成的氧化硅的优点不在予以赘述。
69.如图7c所示，介电层堆叠700可包含底层710、主体层720、及覆盖层730。底层710可设置于栅极电极600上。主体层720可设置于底层710上。覆盖层730可设置于主体层720上。底层710的刻蚀速率小于主体层720的刻蚀速率，且覆盖层730的刻蚀速率小于主体层720的刻蚀速率，换句话说，介电层堆叠700具有类似于三明治形状的结构，同时设置底层710与覆盖层300的具有较低刻蚀速率的层来保护夹设其中的主体层720。如图7c所示，介电层堆叠700的总厚度t可为约在一实施例中，底层710的厚度t1可为约主体层720的厚度t2可为约以及覆盖层730的厚度t3可为约底层710、主体层720与覆盖层730的厚度比可为1：24：1～1：60：1。
70.在一实施例中，底层710可为氧化铝，主体层720可为氧化硅，覆盖层730可为氧化
铝。在一实施例中，底层710及覆盖层730可同时为利用ald工艺形成的氧化铝，以在将主体层720上下包夹的情况下，更为有效地保护设置于介电层堆叠700下的金属元件，同时还能进一步提升进行湿式洗净工艺时的裕度。在一实施例中，底层710与覆盖层730可为利用热氧化工艺，将teos作为前驱物而形成的氧化硅，且主体层720可为利用cvd工艺，将sih4作为前驱物而形成的氧化硅。在此，选用不同工艺及前驱物形成的氧化硅的优点不在予以赘述。
71.接续上述，可进行进一步的工艺来形成高电子迁移率晶体管。如下，以基于图7c所示的实施例为范例进行说明。
72.参照图8，形成贯穿阻挡层400、介电层500及介电层堆叠700的接触通孔ct。接触通孔ct可设置于栅极电极700的两侧。所述接触通孔ct用于形成漏极电极与源极电极。
73.参照图9，沉积导电材料于接触通孔ct中，并对经沉积的导电材料进行图案化工艺，以形成设置于栅极电极600的一侧且与通道层300接触的源极电极810、以及设置于栅极电极600的另一侧且与通道层300接触的漏极电极820，而获得作为本发明的半导体结构的一实施例的高电子迁移率晶体管。
74.在一实施例中，本发明的半导体结构中可进一步设置场板(field plate)，以改善电荷平衡。在一实施例中，本发明的半导体结构中的介电层500可以介电层堆叠700取代。在一实施例中，进行进一步工艺时，介电层堆叠700可设置于上述电极之间、设置于任意布线之间、或设置于任何现有介电层的设置位置，以有效地保护其下的金属元件。
75.参照图10，其是根据本发明的一些实施例，绘示半导体结构的剖面示意图。如图10所示，设置于阻挡层400与介电层堆叠700之间的介电层可为另一介电层堆叠500a。类似于介电层堆叠700，另一介电层堆叠500a包含具有不同刻蚀速率的至少两层。介电层堆叠500a可具有与在前述实施例中介电层堆叠700具有的各种结构相同的结构。举例而言，如图10所示，介电层堆叠500a可包含底层510、主体层520及覆盖层530，但不限于此。
76.此外，在一实施例中，介电层堆叠之上可进一步设置另一介电层堆叠。上述另一介电层堆叠包含具有不同刻蚀速率的至少两层。换句话说，本发明的半导体结构中可包含单一介电层堆叠、或者多个介电层堆叠，以保护位于介电层堆叠下的元件。
77.综上所述，根据本发明的一些实施例，本发明通过设置包含至少两层的介电层堆叠来减少介电层中的裂缝，进而避免进行湿式洗净工艺期间对于其下设置的包含金属成分的元件的破坏。同时，通过包含至少两层介电层堆叠来避免rtp工艺期间产生的互溶突穿现象。在一些实施例中，本发明设置的介电层堆叠可设置于任何合适的介电层的设置位置，并取代任何现有的介电层，以在各种态样的半导体结构中，克服湿式洗净工艺期间对于包含导电结构，例如金属元件的损害，以提供更具可靠性的半导体结构。
78.虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求保护范围构成个别的实施例，且本发明的保护范围也包括各个权利要求保护范围及实施例的组合。
79.以上概述数个实施例，以便在本发明本领域技术人员可以更理解本发明实施例的观点。在本发明本领域技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明本领域技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。