芯片型半导体陶瓷电子元件的制作方法

1.本实用新型涉及一种芯片型半导体陶瓷电子元件。


背景技术：

2.作为芯片型半导体陶瓷电子元件，已知有一种电子元件，其具有：层叠体，其是通过将陶瓷层和内部电极层交替地层叠而成的；以及外部电极，其形成于层叠体的两端面(例如专利文献1)。外部电极包括用于和内部电极层欧姆接触的基底层以及形成于基底层的表面的镀层。
3.另外，作为其他的芯片型半导体陶瓷电子元件，已知有一种正特性热敏电阻片，其具有：正特性热敏电阻体；一对欧姆电极，其在所述正特性热敏电阻体的端面和主表面(侧面)连续地形成；以及焊接用电极，其在正特性热敏电阻体的端面上覆盖欧姆电极(例如专利文献2)。一对欧姆电极被绝缘膜覆盖。另外，在正特性热敏电阻体的主表面上，一对欧姆电极被设为它们的端部隔着预定距离地相对。
4.现有技术文献
5.专利文献
6.专利文献1：日本特开2005-303160号公报
7.专利文献2：日本特开2000-12306号公报


技术实现要素：

8.实用新型要解决的问题
9.随着电子设备的小型化，作为被装入电子设备的电子元件，成为使用极小型的芯片型电子元件。在极小型的芯片型电子元件中，陶瓷坯体的尺寸和体积极小，因此，陶瓷坯体的截面积也极小。若截面积变小则陶瓷坯体20的电阻增大，作为结果，产生了芯片型电子元件的电阻变大这一问题。特别是，在体积为0.12mm3以下的芯片型电子元件中，电子元件的电阻增大的问题显著。
10.在专利文献1和2中，对于抑制极小型的芯片型电子元件的电阻的增加的情况并未充分地进行研究。
11.因此，本实用新型的目的在于提供一种虽然是体积为0.12mm3以下的极小尺寸但却能够抑制电阻的增加的芯片型半导体陶瓷电子元件。
12.用于解决问题的方案
13.本实用新型的第1技术方案是一种芯片型半导体陶瓷电子元件，其具有0.12mm3以下的体积，
14.该芯片型半导体陶瓷电子元件具有：
15.陶瓷坯体；
16.外部电极，其形成于所述陶瓷坯体的端部；以及
17.绝缘层，其覆盖所述陶瓷坯体的侧面的局部，
18.所述外部电极包括：基底层，其与所述陶瓷坯体欧姆接触；金属覆盖层，其覆盖该基底层；以及镀层，其覆盖该金属覆盖层的至少局部，
19.所述基底层覆盖所述陶瓷坯体的端面并延伸至侧面。
20.本实用新型的第2技术方案在第1技术方案所记载的芯片型半导体陶瓷电子元件的基础上，
21.所述陶瓷坯体具有4个侧面，
22.所述基底层的位于所述陶瓷坯体的各侧面的长度相等。
23.本实用新型的第3技术方案在第1技术方案或第2技术方案所记载的芯片型半导体陶瓷电子元件的基础上，
24.所述陶瓷坯体的体积为0.11mm3以下。
25.本实用新型的第4技术方案在第1技术方案～第3技术方案的任一技术方案所记载的芯片型半导体陶瓷电子元件的基础上，
26.所述镀层包括：第1镀层，其与所述金属覆盖层接触；以及第2镀层，其覆盖该第1镀层。
27.本实用新型的第5技术方案在第1技术方案～第4技术方案的任一技术方案所记载的芯片型半导体陶瓷电子元件的基础上，
28.在所述陶瓷坯体的侧面，所述金属覆盖层的长度比所述镀层的长度长，由此，所述金属覆盖层的局部成为自所述镀层暴露的暴露部，
29.该暴露部被所述绝缘层覆盖。
30.本实用新型的第6技术方案在第1技术方案～第5技术方案的任一技术方案所记载的芯片型半导体陶瓷电子元件的基础上，
31.该芯片型半导体陶瓷电子元件是热敏电阻，且具有设于所述陶瓷坯体的两端部的一对外部电极。
32.实用新型的效果
33.根据本实用新型，能够提供一种虽然是极小尺寸但却能够抑制电阻的增加的芯片型半导体陶瓷电子元件。
附图说明
34.图1是实施方式1的芯片型半导体陶瓷电子元件的概略剖视图。
35.图2是将图1的局部放大后的局部放大剖视图。
36.图3是实施方式2的芯片型半导体陶瓷电子元件的局部放大剖视图。
37.附图标记说明
38.10、100、芯片型半导体陶瓷电子元件；20、陶瓷坯体；21、22、陶瓷坯体的端面；23、231、232、陶瓷坯体的侧面；30、40、300、外部电极；31、41、310、基底层；32、42、320、金属覆盖层；33、43、330、镀层(第1镀层)；34、44、340、镀层(第2镀层)；50、500、绝缘层。
具体实施方式
39.[实施方式1]
[0040]
图1是本实用新型的实施方式1的芯片型半导体陶瓷电子元件10(以下，有时简称
为“电子元件10”)的概略剖视图。图2是图1的用虚线包围的部分的局部放大剖视图。
[0041]
电子元件10具有陶瓷坯体20、形成于陶瓷坯体20的端部的外部电极30、40以及覆盖陶瓷坯体20的侧面23的局部的绝缘层50。
[0042]
外部电极30、40包括与陶瓷坯体20欧姆接触的基底层31、41、覆盖基底层31、41的金属覆盖层32、42、覆盖金属覆盖层32、42的至少局部的镀层(第1镀层33、43和第2镀层34、44)。
[0043]
基底层31、41覆盖陶瓷坯体20的端面21、22并延伸至侧面23。
[0044]
电子元件10是极小芯片型的电子元件，具有0.12mm3以下的体积。电子元件10的“体积”意为根据包含外部电极30、40的电子元件10的尺寸求出的体积。
[0045]
电子元件10具有长度方向(l方向)上的尺寸10l和宽度方向(w方向)上的尺寸10w，还具有与l方向和w方向正交的高度方向(t方向)上的尺寸10t(未图示)。电子元件10的体积能够根据(l方向上的尺寸10l)
×
(w方向上的尺寸10w)
×
(t方向上的尺寸10t)求出。
[0046]
实施方式1的电子元件10在陶瓷坯体20的内部不具有内部电极。因此，在陶瓷坯体20的表面形成有与陶瓷坯体20欧姆接触的基底层31、41。在对电子元件10通电时，经由基底层31、41向陶瓷坯体20流通电流。通过陶瓷坯体20内的电流路径的最短距离取决于一个基底层31和另一个基底层41之间的分离距离。若基底层31、41之间的分离距离较短，则电流路径的最短距离变短。
[0047]
本实用新型的电子元件10是体积为0.12mm3以下的极小型的电子元件，因此，陶瓷坯体20的尺寸特别是陶瓷坯体20的截面积较小，陶瓷坯体20的电阻较大。其结果是，作为电子元件10整体的电阻增加。
[0048]
对于本实用新型，为了抑制电子元件10的电阻的增加，使与陶瓷坯体20欧姆接触的基底层31、41不仅形成至陶瓷坯体20的端面21、22，还形成至侧面23。由此，能够增加陶瓷坯体20和基底层31、41的接触面积。另外，通过将基底层31、41形成至侧面23，从而一个基底层31和另一个基底层41之间的分离距离变短，能够缩短通过陶瓷坯体20内的电流路径的最短距离。
[0049]
通过陶瓷坯体20和基底层31、41的接触面积的增加、以及一个基底层31和另一个基底层41之间的分离距离的缩短，能够抑制电子元件10的电阻的增加。
[0050]
金属覆盖层32、42覆盖整个基底层31、41。通过具有金属覆盖层32、42而具有这样的效果：对基底层31、41因镀敷液、氧化等而承受化学性劣化作用和物理性损伤的情况进行抑制。此外，金属覆盖层32、42和陶瓷坯体20不欧姆接触。因此，即使金属覆盖层32、42与陶瓷坯体20的表面直接接触，也无法自金属覆盖层32、42对陶瓷坯体20直接通电。
[0051]
镀层通过电镀形成于金属覆盖层32、42的表面。镀层可以是由1层构成的单层构造，但优选的是，如图1所示具有由多个层构成的多层构造。在图1所示的例子中，镀层具有与金属覆盖层32、42接触的第1镀层33、43以及覆盖第1镀层33、43的第2镀层34、44这双层构造。
[0052]
外部电极30、40至少形成于陶瓷坯体20的一个端部，在热敏电阻等电子元件10的情况下，外部电极30、40形成于陶瓷坯体20的两个端部(参照图1)。
[0053]
如图1所示，绝缘层50覆盖陶瓷坯体20的侧面23的局部。特别优选的是，绝缘层50覆盖陶瓷坯体20的侧面23中的未被基底层31、41覆盖的全部范围。在形成镀层时，能够抑制
陶瓷坯体20与镀敷液直接接触。
[0054]
在本说明书中，“绝缘层50”意为在进行电镀时具有在绝缘层50的表面不形成镀层的程度的绝缘性的层。对于绝缘层50而言，若具有不形成镀层的程度的绝缘性，则其也可以显示出一些导电性。
[0055]
绝缘层50的厚度优选为0.5μm以上且50μm以下，更优选为1.0μm以上且30μm以下。
[0056]
陶瓷坯体20例如为具有两个端面21、22和4个侧面23的大致长方体形状。此外，在图1所示的电子元件10的概略剖视图中，图示出了陶瓷坯体20的4个侧面23中的两个侧面231、232。
[0057]
对于陶瓷坯体20的各尺寸，例如，长度方向(l方向)上的尺寸为0.7mm以下，宽度方向(w方向)上的尺寸为0.4mm以下，高度方向(t方向)上的尺寸为0.4mm以下，另外，陶瓷坯体20的体积为0.11mm3以下。根据本实用新型，即使是这样具有极小的陶瓷坯体20的电子元件10，也能够通过使基底层31、41延伸至陶瓷坯体20的侧面23来抑制电阻的增加。
[0058]
参照形成于陶瓷坯体20的一个端部(端面21侧)的基底层31(参照图1)，详细地说明在陶瓷坯体20的各侧面23的表面延伸的基底层31的长度。
[0059]
如图1所示，基底层31以将从陶瓷坯体20的端面21到侧面23的局部覆盖的方式延伸。基底层31的在陶瓷坯体20的侧面23延伸的部分(有时将其称为基底层31的“延伸部分”)具有从陶瓷坯体20的端面21到基底层31的延伸部分的顶端的长度31l。此外，在本说明书中，将该长度31l称为“基底层31的位于侧面23的长度”或“基底层31的延伸部分的长度”。
[0060]
基底层31的延伸部分在陶瓷坯体20的所有的侧面23(即，在大致长方体形状的陶瓷坯体20中，所有的4个侧面)延伸。并且，优选的是，基底层31的位于各侧面23的长度31l相等。即，如图1所示，优选的是，基底层31的在陶瓷坯体20的1个侧面231中的长度31l和在另一个侧面232中的长度31l相等。此外，优选的是，在未图示的其他两个侧面中，基底层31的长度也相等。
[0061]
这样的基底层31在能够通过浸渍法形成这一点上是有利的。
[0062]
在本说明书中，“基底层31的位于侧面23的长度31l相等”和“基底层31的延伸部分的长度相等”是指，不仅包括在陶瓷坯体20的4个侧面23分别形成的基底层31的延伸部分的长度完全相等的情况，还包括它们的长度之差处于制造上的误差范围内的情况(即，实质上相等的情况)。例如，对于在4个侧面23分别形成有延伸部分的情况而言，存在4个延伸部分。在将该4个延伸部分中的最长的延伸部分的长度设为31l
max
并将最短的延伸部分的长度设为31l
min
时，若它们的差(31l
max-31l
min
)为最长的延伸部分的长度l
max
的50％以下，则视为4个延伸部分的长度实质上相等。
[0063]
作为适合应用本实用新型的实施方式1的芯片型半导体陶瓷电子元件10，例如可以举出包括正特性(或正温度系数、ptc)热敏电阻和负特性(或负温度系数、ntc)热敏电阻的热敏电阻。
[0064]
芯片型半导体陶瓷电子元件10具有至少1个外部电极，但在热敏电阻的情况下，如图1所示，具有设于陶瓷坯体20的两端部的一对外部电极30、40。
[0065]
[芯片型半导体陶瓷电子元件10的制造方法]
[0066]
以具有图1所示的构造的ptc热敏电阻为例对实施方式1的电子元件10的制造方法进行说明。
[0067]
(陶瓷坯体20的制作)
[0068]
陶瓷坯体20例如由对batio3(钛酸钡)添加预定添加物而得到的陶瓷材料构成。添加物是稀土类，典型地可以从sm、er和y中选择，此外也可以从nd和la等中选择。
[0069]
在陶瓷坯体20的制作中，首先，作为陶瓷坯体的原料，称量预定量的baco3、tio2、pbo、srco3、caco3等陶瓷原料和稀土类添加物(半导体化剂)。作为稀土类添加物，也可以使用sm、er、y、nd、la等稀土类元素的氧化物等。另外，作为陶瓷坯体的原料，除了上述的陶瓷原料和稀土类添加物之外，也可以使用mn2o3等特性改进剂、sio2等烧结助剂。将称量后的各原料和部分稳定化氧化锆(partially stabilized zirconia：psz)等粉碎介质(以下也称为psz滚珠)以及纯水一起向球磨机投入，并进行湿式混合粉碎。将获得的混合物在预定温度(例如1000℃～1200℃)下进行预焙烧，获得预烧粉体。
[0070]
对获得的预烧粉体添加有机粘合剂，以湿式进行混合处理而形成浆料状，然后，使用刮刀法等进行成形加工，制作期望厚度的陶瓷生坯片。例如，在由1片陶瓷生坯片形成陶瓷坯体20的情况下，制作较厚的陶瓷生坯片，在由层叠预定数量的多片陶瓷生坯片而成的层叠体制成陶瓷坯体20的情况下，制作较薄的陶瓷生坯片。在将较厚的1片单层生坯片或层叠多片较薄的生坯片而成的层叠生坯片切断成预定尺寸之后，进行脱粘合剂处理。接下来，通过在大气中以预定温度(1200℃～1400℃)进行焙烧，获得陶瓷坯体20。
[0071]
(绝缘层50的形成)
[0072]
接下来，在陶瓷坯体20的侧面23形成绝缘层50。绝缘层50例如能够由玻璃等绝缘性材料形成。作为由玻璃形成的绝缘层50的制作方法，能够利用涂布或者印刷使无机氧化物颗粒混炼于清漆等树脂而得到的糊剂并对其进行烧结的烧结法、溶胶-凝胶法、mod(金属有机化合物分解法)法、csd(chemical solution deposition：化学溶液沉积法)法等。在将绝缘层50的原料涂膜形成于陶瓷坯体20的侧面23之后，进行加热处理，获得来源于涂膜的玻璃的绝缘层50。加热处理的温度例如可以是300℃以上且1100℃以下，且加热处理的时间例如可以是10分钟以上且60分钟以下。加热处理的温度特别优选为400℃以上且1000℃以下。
[0073]
如图1、图2所示，绝缘层50形成于陶瓷坯体20的侧面23的局部。特别优选的是，在陶瓷坯体20的表面中的除了形成基底层31、41的范围(陶瓷坯体20的端面21、22、以及侧面23的局部)以外的全部范围形成绝缘层50。
[0074]
作为形成这样的绝缘层50的方法，存在如下方法：对绝缘层50的形成范围进行控制，使得从最初绝缘层50就不在形成基底层31、41的范围内。
[0075]
作为其他方法，存在这样的方法：最初在陶瓷坯体20的整个面(端面21、22和侧面23)形成绝缘层50，接下来，通过滚筒抛光、喷砂等物理方法，对将形成基底层31、41的范围覆盖的绝缘层50进行去除，获得期望形状的绝缘层50。
[0076]
(基底层31、41的形成)
[0077]
如图1、图2所示，以连续地覆盖陶瓷坯体20的端面21、22、以及侧面23的局部的方式形成基底层31、41。
[0078]
基底层31、41例如由zn、ni、al、cr、v、w这些金属、以及这些金属和ag的合金等能够与陶瓷坯体20欧姆接触的金属材料形成。
[0079]
基底层31、41通过各种薄膜形成法(溅射法、蒸镀法等)、各种印刷法或浸渍法等形
成。特别优选的是，通过浸渍法形成基底层31、41。在浸渍法的情况下，使用含有有机溶剂、金属颗粒(例如ag-zn合金颗粒)以及玻璃的导电性糊剂。将陶瓷坯体20的端面21、22以及侧面23的局部浸入(浸渍)于导电性糊剂中，对陶瓷坯体20涂布导电性糊剂。然后，通过对导电性糊剂进行烘烤，获得基底层31、41。导电性糊剂的烘烤温度例如为840℃。
[0080]
基底层31、41的烘烤也可以与绝缘层50的加热处理同时进行。
[0081]
参照形成于陶瓷坯体20的一个端部(端面21侧)的基底层31(参照图1)，详细地说明通过浸渍法形成的情况下的基底层。
[0082]
浸渍法不像其他薄膜形成法那样需要掩膜。另外，能够通过一次操作而形成从端面21延伸至与该端面21正交的4个侧面23的局部的基底层31。这样，浸渍法在能够容易且廉价地形成基底层31这方面是优选的。
[0083]
在浸渍法中，将陶瓷坯体20的端部向导电性糊剂浸渍，直至具有使形成基底层31的范围(即，陶瓷坯体20的端面21、以及侧面23的局部)沉入导电性糊剂内的深度。由此，对端面21、以及各侧面23的局部涂布导电性糊剂。在侧面23延伸的基底层31的延伸部分的长度31l取决于将陶瓷坯体20向导电性糊剂中沉入的深度，因此，通过一次浸渍而形成的基底层31的位于各侧面23的延伸部分的长度31l全部变得相等。
[0084]
同样地，在形成于端面22侧的基底层41也通过浸渍法一次浸渍地形成的情况下，该基底层41的各侧面23的延伸部分的长度全部变得相等。
[0085]
基底层31、41也可以先于绝缘层50而形成。对于在基底层31、41的表面形成有绝缘层50的情况而言，期望的是，在形成金属覆盖层32、42之前，将基底层31、41的表面的绝缘层50去除。
[0086]
(金属覆盖层32、42的形成)
[0087]
如图1、图2所示，形成将基底层31、41覆盖的金属覆盖层32、42。
[0088]
金属覆盖层32、42例如由ag、cu、au、pt、pd等能够和基底层31、41导通的金属材料形成。
[0089]
金属覆盖层32、42通过各种薄膜形成法(溅射法、蒸镀法等)、各种印刷法或浸渍法等形成。在浸渍法的情况下，使用含有有机溶剂、金属颗粒(例如ag金属颗粒)以及玻璃的导电性糊剂。将陶瓷坯体20的端部向导电性糊剂中浸入(浸渍)，直至具有使形成有基底层31、41的范围沉入导电性糊剂中的深度，对陶瓷坯体20涂布导电性糊剂。然后，通过对导电性糊剂进行烘烤，获得金属覆盖层32、42。导电性糊剂的烘烤温度例如为840℃。
[0090]
(第1镀层33、43和第2镀层34、44的形成)
[0091]
以将金属覆盖层32、42的表面覆盖的方式形成镀层。镀层优选设为包括与金属覆盖层32、42接触的第1镀层33、43以及覆盖第1镀层33、43的第2镀层34、44的多层构造。在该情况下，在以将金属覆盖层32、42的表面覆盖的方式形成了第1镀层33、43之后，以覆盖第1镀层33、43的方式形成第2镀层34、44。
[0092]
第1镀层33、43例如能够通过对ni和cu中的至少一者进行电镀而形成。第2镀层34、44例如能够通过对sn进行电镀而形成。第1镀层33、43和第2镀层34、44能够通过公知的镀敷方法形成，例如能够采用使用滚珠的筒镀。
[0093]
以上，以ptc热敏电阻为例对本实用新型的实施方式1的芯片型半导体陶瓷电子元件10的制造方法进行了说明，但对于其他芯片型半导体陶瓷电子元件，也能够基于本说明
书的记载来适当地制造。
[0094]
例如，在具有负电阻温度特性的ntc热敏电阻的情况下，作为陶瓷半导体材料，使用包含具有负电阻温度特性的p型半导体为主成分的材料，由此，能够以与上述的ptc热敏电阻同样的方法进行制造。作为p型半导体，例如是将氧化锰作为主成分的陶瓷，包含氧化镍、氧化钴、氧化铝、氧化铁、氧化钛、氧化锆、氧化铜、氧化锌等。
[0095]
[实施方式2]
[0096]
实施方式2的芯片型半导体陶瓷电子元件的外部电极和绝缘层的形态与实施方式1的芯片型半导体陶瓷电子元件不同。以与实施方式1的不同点为中心对实施方式2的芯片型半导体陶瓷电子元件进行说明。
[0097]
图3是实施方式2的芯片型半导体陶瓷电子元件100(以下，有时简称为“电子元件100”)的端部附近的局部放大剖视图。
[0098]
外部电极300包括与陶瓷坯体20欧姆接触的基底层310、覆盖基底层310的金属覆盖层320以及覆盖金属覆盖层320的局部的镀层(第1镀层330和第2镀层340)。
[0099]
基底层310覆盖陶瓷坯体20的端面21并延伸至侧面23。
[0100]
在陶瓷坯体20的侧面23，将从陶瓷坯体20的端面21到金属覆盖层320的顶端的长度称为金属覆盖层320的长度320l。另外，在陶瓷坯体20的侧面23，将从陶瓷坯体20的端面21到镀层(第1镀层330和第2镀层340)的顶端的长度称为镀层的长度(第1镀层330的长度330l和第2镀层340的长度340l)。
[0101]
此外，第2镀层340通过电镀而形成于第1镀层330上，因此可以认为，第1镀层330的长度330l和第2镀层340的长度340l大致相等。因此，将长度330l、340l统一视为“镀层的长度”。若在第1镀层330的长度330l和第2镀层340的长度340l不相等的情况下，则将更长的一方视为“镀层的长度”。
[0102]
在实施方式2中，如图3所示，金属覆盖层320的长度320l比镀层的长度长。由此，金属覆盖层320的局部成为自镀层330、340暴露的暴露部320e。
[0103]
该暴露部320e被绝缘层500覆盖。即，绝缘层500自陶瓷坯体20的侧面23连续地覆盖至金属覆盖层320的暴露部320e。
[0104]
在实施方式2的电子元件100的制造方法中，除了形成绝缘层500、基底层310以及金属覆盖层320的顺序不同以外，与实施方式1的电子元件10的制造方法相同。以与实施方式1不同的点为中心进行说明。
[0105]
(陶瓷坯体20的制作)
[0106]
由于与实施方式1相同，因此省略说明。
[0107]
(基底层310的形成)
[0108]
如图3所示，以将陶瓷坯体20的端面21、以及侧面23的局部连续地覆盖的方式形成基底层310。关于基底层310的形成方法和材料等，与实施方式1的基底层31的形成方法和材料等相同，因此省略说明。
[0109]
(金属覆盖层320的形成)
[0110]
在形成绝缘层500之前，形成将基底层310覆盖的金属覆盖层320。关于金属覆盖层320的形成方法和材料等，与实施方式1的金属覆盖层32的形成方法和材料等相同，因此省略说明。
[0111]
(绝缘层500的形成)
[0112]
在形成金属覆盖层320之后，形成将陶瓷坯体20的侧面23、以及金属覆盖层320的暴露部320e连续地覆盖的绝缘层500。关于绝缘层500的形成方法和材料等，与实施方式1的绝缘层50的形成方法和材料等相同，因此省略说明。
[0113]
(第1镀层330和第2镀层340的形成)
[0114]
在形成绝缘层500之后，以将金属覆盖层320的表面覆盖的方式形成镀层。此时，金属覆盖层320的暴露部320e被绝缘层500覆盖，因此在暴露部320e不形成镀层。
[0115]
镀层优选设为包括与金属覆盖层320接触的第1镀层330、以及覆盖第1镀层330的第2镀层340的多层构造。关于镀层(第1镀层330和第2镀层340)的形成方法和材料等，与实施方式1的镀层(第1镀层33和第2镀层34)的形成方法和材料等相同，因此省略说明。
[0116]
这样，能够制造实施方式2的电子元件100。
[0117]
此外，在图3中，仅图示出了在陶瓷坯体20的一个端部(端面21侧)形成的外部电极300的电极构造，但对于在陶瓷坯体20的另一个端部(图1中的端面22侧)形成的外部电极，也具有同样的电极构造。