存储器系统及其操作方法以及使用存储器系统的存储装置与流程

存储器系统及其操作方法以及使用存储器系统的存储装置
1.本技术要求于2020年8月11日在韩国知识产权局(kipo)提交的第10-2020-0100322号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
2.示例实施例总体涉及半导体集成电路，更具体地，涉及存储器系统、操作存储器系统的方法以及使用存储器系统的存储装置。


背景技术：

3.特定类型的数据存储装置包括一个或多个半导体存储器装置。这样的数据存储装置的示例包括固态驱动器(ssd)。这些类型的数据存储装置可具有优于硬盘驱动器(hdd)的各种设计和/或性能优点。潜在优点的示例包括：不存在移动机械部件、高的数据访问速度、稳定性、耐久性和/或低功耗。近来，各种系统(例如，膝上型计算机、汽车、飞机、无人机等)已经采用ss d进行数据存储。
4.随着控制数据存储装置的主机装置的操作速度的提高，包括在数据存储装置中的存储器控制器与半导体存储器装置之间的接口速度也需要提高。因此，已经研究了各种技术来提高接口速度。


技术实现要素：

5.一方面提供一种能够在信号基于多级信令被发送时具有提高的或增强的性能的存储器系统。
6.另一方面提供一种操作存储器系统的方法。
7.另一方面提供一种使用存储器系统的存储装置。
8.根据一个或多个示例实施例的方面，提供一种存储器系统，所述存储器系统包括存储器控制器和m个存储器芯片。存储器控制器生成具有彼此不同的2m个电压电平之一的第一数据信号，并且通过第一通道输出第一数据信号，其中，m是大于或等于二的自然数。第一数据信号表示包括m个位的第一数据。m个存储器芯片通过第一通道共同连接到存储器控制器。当m个存储器芯片具有启用状态时，m个存储器芯片同时从存储器控制器接收通过第一通道发送的第一数据信号，并且基于第一数据信号同时获得包括在第一数据中的m个位。m个存储器芯片中的每个获得m个位中的相应一个，并且基于m个位中的相应一个进行操作。
9.根据一个或多个示例实施例的另一方面，提供一种操作存储器系统的方法，存储器系统包括存储器控制器和m个存储器芯片，其中，m是大于或等于二的自然数，通过第一通道共同连接到存储器控制器的m个存储器芯片被启用。由存储器控制器生成具有彼此不同的2m个电压电平之一的第一数据信号。第一数据信号表示包括m个位的第一数据。由存储器控制器通过第一通道输出第一数据信号。当m个存储器芯片具有启用状态时，由m个存储器芯片同时接收通过第一通道发送的第一数据信号。由m个存储器芯片基于第一数据信号同时获得包括在第一数据中的m个位。m个存储器芯片中的每个获得m个位中的相应一个并且
基于m个位中的相应一个进行操作。
10.根据一个或多个示例实施例的另一方面，提供一种存储装置，所述存储装置包括第一通道、存储控制器、第一非易失性存储器芯片和第二非易失性存储器芯片。存储控制器连接到第一通道，生成第一芯片启用信号和第二芯片启用信号，生成具有彼此不同的第一电压电平、第二电压电平、第三电压电平和第四电压电平之一的第一数据信号，并且通过第一通道输出第一数据信号。第一数据信号表示包括第一位和第二位的第一数据。第一非易失性存储器芯片和第二非易失性存储器芯片通过第一通道共同连接到存储控制器。第一非易失性存储器芯片接收第一芯片启用信号，并且第二非易失性存储器芯片接收第二芯片启用信号。第一非易失性存储器芯片通过激活第一芯片启用信号而被启用，并且被设置为使得第一非易失性存储器芯片基于第一数据信号获得第一位。第二非易失性存储器芯片通过激活第二芯片启用信号而被启用，并且被设置为使得第二非易失性存储器芯片基于第一数据信号获得第二位。第一非易失性存储器芯片和第二非易失性存储器芯片通过激活第一芯片启用信号和第二芯片启用信号而被启用。当第一非易失性存储器芯片和第二非易失性存储器芯片两者具有启用状态时，第一非易失性存储器芯片和第二非易失性存储器芯片同时接收通过第一通道发送的第一数据信号，基于第一数据信号同时获得包括在第一数据中的第一位和第二位，并且基于第一位和第二位同时执行数据写入操作。
11.根据一个或多个示例实施例的另一方面，提供一种存储器系统，所述存储器系统包括：存储器控制器，被配置为根据多级信令方案生成第一数据信号，第一数据信号表示包括多个位的第一数据；和多个存储器芯片，通过一个物理通道共同连接到存储器控制器，其中，所述多个存储器芯片通过一个物理通道同时接收第一数据信号，并且所述多个存储器芯片中的每个基于第一数据信号同时获得包括在第一数据中的所述多个位中的相应一个。
附图说明
12.从下面结合附图的详细描述，将更清楚地理解说明性的非限制性示例实施例，其中：
13.图1是示出根据示例实施例的存储器系统的框图；
14.图2是示出根据示例实施例的图1的存储器系统的示例的框图；
15.图3是示出根据示例实施例的存储器系统中包括的存储器控制器的示例的框图；
16.图4是根据示例实施例的存储器系统中包括的存储器芯片的横截面图；
17.图5是示出根据示例实施例的存储器系统中包括的存储器芯片中包括的存储器装置的示例的框图；
18.图6a、图6b、图6c和图6d是用于描述通过图2的存储器系统中包括的第一通道发送的第一数据信号的示图；
19.图7是示出图2的存储器系统中包括的存储器控制器中包括的数据驱动电路的示例的框图；
20.图8是示出图2的存储器系统中包括的第一存储器芯片中包括的第一数据接收电路的示例的框图；
21.图9、图10a和图10b是用于描述图2的存储器系统的操作的示图；
22.图11是示出根据示例实施例的图1的存储器系统的另一示例的框图；
23.图12a和图12b是用于描述通过图11的存储器系统中包括的第一通道发送的第一数据信号的示图；
24.图13是示出图11的存储器系统中包括的存储器控制器中包括的数据驱动电路的示例的框图；
25.图14是示出图11的存储器系统中包括的第一存储器芯片中包括的第一数据接收电路的示例的框图；
26.图15是用于描述图11的存储器系统的操作的示图；
27.图16是示出根据示例实施例的存储器系统的框图；
28.图17和图18是示出根据示例实施例的图16的存储器系统的示例的框图；
29.图19和图20是示出根据示例实施例的操作存储器系统的方法的流程图；和
30.图21是示出根据示例实施例的存储装置的框图。
具体实施方式
31.将参照附图更充分地描述各种示例实施例，实施例在附图中被示出。然而，本公开可以以许多不同的形式实施，而不应被解释为限于在此阐述的实施例。贯穿本技术，相同的参考标号表示相同的元件。
32.在根据示例实施例的存储器系统、操作存储器系统的方法以及存储装置中，数据信号可使用多级信令方案(例如，pam方案)被交换。例如，通过一个通道共同连接到存储器控制器的存储器芯片可被同时启用。当连接到一个通道的存储器芯片具有启用状态时，数据信号可被同时接收和获取，并且数据写入操作可基于数据信号被同时执行。此外，当连接到一个通道的存储器芯片具有启用状态时，数据信号可被同时输出和发送，并且数据读取操作可基于数据信号被同时执行。因此，整个系统的操作性能、接口性能和数据写入/读取性能可被提高或增强。
33.图1是示出根据示例实施例的存储器系统的框图。
34.参照图1，存储器系统10包括存储器控制器20以及m个存储器芯片(存储器芯片1至存储器芯片m)40和50，其中，m是大于或等于2的自然数。存储器系统10还可包括将存储器控制器20与存储器芯片40和50电连接的多条信号线30。
35.m个存储器芯片40和50由存储器控制器20控制。例如，基于来自主机(未示出)的请求，存储器控制器20可将数据存储(例如，写入或编程)到存储器芯片40和50中，或者可从存储器芯片40和50获取(例如，读取或感测)数据。
36.多条信号线30可包括控制线、命令线、地址线、数据输入/输出(i/o)线和电力线。存储器控制器20可经由命令线、地址线和控制线将命令cmd、地址addr和控制信号ctrl发送到存储器芯片40和50，可经由数据i/o线与存储器芯片40和50交换数据信号mldat，并且可经由电力线将电源电压pwr发送到存储器芯片40和50。例如，控制信号ctrl可包括芯片启用信号(ce)、写入启用信号(we)、读取启用信号(re)、命令锁存启用信号(cle)、地址锁存启用信号(ale)等。
37.尽管未在图1中示出，但是多条信号线30还可包括用于发送数据选通信号(dqs)信号的dqs线。dqs信号可以是用于提供用于确定在存储器控制器20与存储器芯片40和50之间交换的数据信号mldat的逻辑值的参考时间点的信号。然而，如图1中所示，在一些示例实施
例中，dqs信号可被省略。
38.在一些示例实施例中，信号线30的至少一部分或全部可被称为通道。如在此使用的术语“通道”可表示包括用于发送数据信号mldat的数据i/o线的信号线。然而，示例实施例不限于此，并且在一些示例实施例中，“通道”还可包括用于发送命令cmd的命令线和/或用于发送地址addr的地址线。
39.m个存储器芯片40和50通过一个通道共同连接到存储器控制器20。存储器控制器20基于多级信令方案生成数据信号mldat，并且通过一个通道输出数据信号mldat。例如，存储器控制器20可生成具有彼此不同的2m个电压电平之一的数据信号mldat，并且数据信号mldat可表示包括m个位的数据。例如，存储器控制器20可包括生成数据信号mldat的数据驱动电路(ml_drv)22。
40.多级信令方案可用于压缩以给定的位速率发送数据所需的带宽。在简单的二进制方案中，两个单独的符号(通常，两个电压电平)可用来表示“1”和“0”，因此符号速率可等于位速率。相比之下，多级信令方案的原理可以是使用m个符号的较大字母表来表示数据，使得每个符号可表示超过一个位的数据。结果，需要发送的符号的数量可小于位的数量(例如，符号速率可小于位速率)，因此带宽可被压缩。符号的字母表可由多个不同的电压电平构成。例如，在四级方案中，可将两个数据位的组映射到四个符号之一。针对每对数据位仅需要发送一个符号，因此符号速率可以是位速率的一半。
41.换句话说，多级信令方案可用来提高数据传输(或传送)速率而不增加通信数据的数据传输的频率和/或传输功率。一种类型的多级信令方案的示例可以是脉冲幅度调制(也称为，脉冲振幅调制)(pam)方案，其中，多级信号的唯一符号可表示数据的多个位。数字pam方案中的可行的脉冲幅度的数量可以是2的某次幂。例如，在4级pam中(例如，在pam4中)可存在22个可行的离散脉冲幅度，在8级pam中(例如，在pam8中)可存在23个可行的离散脉冲幅度，在16级pam中(例如，在pam16中)可存在24个可行的离散脉冲幅度。
42.当或在连接到一个通道的m个存储器芯片40和50具有启用状态时，m个存储器芯片40和50同时接收通过一个通道发送的数据信号mldat，并且基于数据信号mldat同时进行操作。例如，m个存储器芯片40和50基于数据信号mldat同时获得或获取包括在数据中的m个位。m个存储器芯片40和50中的每个获得m个位中的相应一个，并且基于m个位中的相应一个进行操作。例如，m个存储器芯片40和50中的每个可包括获得m个位中的相应一个的数据接收电路(ml_rcv)42和52中的相应一个。
43.例如，包括在存储器芯片40中的数据接收电路42可基于数据信号mldat获得m个位中的第一位，包括在存储器芯片50中的数据接收电路52可基于数据信号mldat获得m个位中的第m位，并且数据接收电路42和52获得第一位和第m位的时间点或时序可彼此基本相同。存储器芯片40和50可同时获得m个位，并且可基于m个位同时进行操作(例如，可执行数据写入操作)。
44.在下文中，将基于多级信令方案(例如，pam方案)的各种示例以及根据多级信令方案的存储器控制器和存储器芯片的各种示例来详细描述示例实施例。
45.图2是示出图1的存储器系统的示例的框图。
46.参照图2，存储器系统100a包括存储器控制器200a、第一通道300a、第一存储器芯片410a和第二存储器芯片420a。图2示出图1的存储器系统10的更详细的示例，其中，m为2并
且数据信号基于4级方案(例如，pam4方案)被生成。
47.存储器控制器200a生成具有四个电压电平之一的第一数据信号ds11，并且通过第一通道300a输出第一数据信号ds11。第一数据信号ds11表示包括两个位的第一数据。例如，如将参照图6a、图6c和图6d描述的，第一数据信号ds11可具有彼此不同的第一电压电平vl11、第二电压电平vl21、第三电压电平vl31和第四电压电平vl41之一，并且第一数据dat11可包括第一位b11和第二位b21。
48.存储器控制器200a可包括生成第一数据信号ds11的数据驱动电路(ml_drv)210a。将参照图7描述数据驱动电路210a的示例配置。
49.存储器控制器200a可生成第一芯片启用信号ce1、第一感测设置信号ss1、第二芯片启用信号ce2和第二感测设置信号ss2，可将第一芯片启用信号ce1和第一感测设置信号ss1提供给第一存储器芯片410a，并且可将第二芯片启用信号ce2和第二感测设置信号ss2提供给第二存储器芯片420a。第一芯片启用信号ce1和第二芯片启用信号ce2可用于分别控制启用和禁用第一存储器芯片410a和第二存储器芯片420a的操作。例如，第二芯片启用信号ce2可以与第一芯片启用信号ce1不同。第一感测设置信号ss1和第二感测设置信号ss2可用于第一存储器芯片410a和第二存储器芯片420a分别接收第一数据信号ds11的设置操作。例如，在一些示例实施例中，第一芯片启用信号ce1和第二芯片启用信号ce2以及第一感测设置信号ss1和第二感测设置信号ss2可通过不同于第一通道300a的信号路径分别提供给第一存储器芯片410a和第二存储器芯片420a。
50.第一存储器芯片410a和第二存储器芯片420a通过第一通道300a共同连接到存储器控制器200a，分别基于第一芯片启用信号ce1和第二芯片启用信号ce2被启用或激活，并且当或在第一存储器芯片410a和第二存储器芯片420a两者都具有启用状态时，同时从存储器控制器200a接收通过第一通道300a发送的第一数据信号ds11。第一存储器芯片410a可基于第一数据信号ds11获得第一位b11，并且可基于第一位b11进行操作。第二存储器芯片420a可基于第一数据信号ds11获得第二位b21，并且可基于第二位b21进行操作。第一存储器芯片410a和第二存储器芯片420a可同时获得第一位b11和第二位b21。
51.在一些示例实施例中，包括第一位b11和第二位b21的第一数据dat11可以是从存储器控制器200a提供的写入数据的一部分或一些，并且第一存储器芯片410a和第二存储器芯片420a可基于第一位b11和第二位b21同时执行数据写入操作。例如，数据写入操作可以是随机写入操作。尽管未在图2中示出，但是可从存储器控制器200a提供用于执行数据写入操作的写入命令和写入地址。
52.第一存储器芯片410a可包括第一数据接收电路(ml_rcv)412a和多个第一存储器装置(md)414。第一数据接收电路(ml_rcv)412a可基于第一数据信号ds11获得第一位b11。将参照图8描述第一数据接收电路(ml_rcv)412a的示例配置。可基于第一位b11来访问多个第一存储器装置414之一。例如，多个第一存储器装置414可形成多个路，多个路之一可被启用，并且第一位b11可被写入到多个第一存储器装置414之中的对应于被启用的路的存储器装置中。
53.第二存储器芯片420a可包括第二数据接收电路(ml_rcv)422a和多个第二存储器装置424。第二数据接收电路(ml_rcv)422a可基于第一数据信号ds11获得第二位b21。可基于第二位b21来访问多个第二存储器装置424之一。第二存储器芯片420a可具有与第一存储
器芯片410a的配置基本相同的配置。
54.在一些示例实施例中，如将参照图9描述的，在第一存储器芯片410a和第二存储器芯片420a二者具有启用状态并且同时接收第一数据信号ds11之前，第一存储器芯片410a可被启用并且可被设置为使得第一存储器芯片410a基于第一数据信号ds11获得第一位b11，并且第二存储器芯片420a可被启用并且可被设置为使得第二存储器芯片420a基于第一数据信号ds11获得第二位b21。可基于第一感测设置信号ss1和第二感测设置信号ss2来执行这样的设置操作。
55.在一些示例实施例中，当存储器装置414和424是非易失性存储器装置时，存储器芯片410a和420a可以是非易失性存储器芯片。在一些示例实施例中，当存储器装置414和424是易失性存储器装置时，存储器芯片410a和420a可以是易失性存储器芯片。
56.图3是示出根据示例实施例的存储器系统中包括的存储器控制器的示例的框图。
57.参照图3，存储器控制器600可包括至少一个处理器610、缓冲存储器620、主机接口(i/f)630、纠错码(ecc)块640和存储器接口(i/f)650。
58.处理器610可响应于经由主机接口630从外部主机(未示出)接收的命令和/或请求来控制存储器控制器600的操作。例如，处理器610可通过采用用于操作存储器芯片(例如，图1中的存储器芯片40和50)的固件来控制各个组件。
59.缓冲存储器620可存储由处理器610执行和处理的指令和数据。例如，缓冲存储器620可使用易失性存储器装置(诸如，动态随机存取存储器(dram)、静态随机存取存储器(sram)、缓存存储器等)来实现。
60.主机接口(i/f)630可提供主机与存储器控制器600之间的物理连接。主机接口630可提供与主机的总线格式对应的接口以用于主机与存储器控制器600之间的通信。在一些示例实施例中，主机的总线格式可以是小型计算机系统接口(scsi)或串行附接scsi(sas)接口。在其他示例实施例中，主机的总线格式可以是usb、外围组件互连(pci)快速(pcie)、高级技术附件(ata)、并行ata(pata)、串行ata(sata)、非易失性存储器(nvm)快速(nvme)等格式。
61.用于纠错的ecc块640可使用博斯-查德胡里-霍昆格姆(bose-chaudhuri-hocquenghem，bch)码、低密度奇偶校验(ldpc)码、turbo码、里德-所罗门(reed-solomon)码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、块编码调制(bcm)等来执行编码调制，或者可使用上述码或其他纠错码来执行ecc编码和ecc解码。
62.存储器接口(i/f)650可与存储器芯片交换数据。存储器接口650可将命令和地址发送到存储器芯片，并且可将数据发送到存储器芯片或接收从存储器芯片读取的数据。尽管未在图3中示出，但是根据示例实施例的基于多级信令方案生成数据信号的数据驱动电路(例如，图1中的数据驱动电路(ml_drv)22)可包括在存储器接口650中。
63.图4是根据示例实施例的存储器系统中包括的存储器芯片的横截面图。图4中示出的存储器芯片可对应于图1中示出的m个存储器芯片40和50或图2中示出的存储器芯片410a和420a。
64.参照图4，存储器芯片700可包括基底基板(或封装基板)710、多个存储器装置720a、720b和720c、缓冲器电路730、多个导电凸块740、密封构件750和多个粘合构件760。存储器芯片700可被实现为多堆叠芯片封装件。
65.多个存储器装置720a、720b和720c可顺序地堆叠在基底基板710上，并且多个存储器装置720a、720b和720c中的每个可包括多个i/o焊盘iopad。例如，多个i/o焊盘iopad可包括数据i/o焊盘、命令焊盘、地址焊盘等。
66.在一些示例实施例中，多个存储器装置720a、720b和720c可堆叠在基底基板710上，使得其上设置多个i/o焊盘iopad的表面为面朝上。在一些示例实施例中，针对多个存储器装置720a、720b和720c中的每个，多个i/o焊盘iopad可靠近每个存储器装置的一侧布置。因此，多个存储器装置720a、720b和720c可按比例(即，以台阶形状)堆叠，使得每个存储器裸片的多个i/o焊盘iopad可暴露(例如，多个i/o焊盘iopad可暴露在每个台阶的边缘上)。在这样的堆叠状态下，多个存储器装置720a、720b和720c可通过多个i/o焊盘iopad和多条接合线bw彼此电连接并且电连接到基底基板710。
67.缓冲器电路730可形成在基底基板710上，并且可通过多条接合线bw电连接到多个存储器装置720a、720b和720c。尽管未在图4中示出，但是接收根据示例实施例的基于多级信令方案生成的数据信号的数据接收电路(例如，图1中的数据接收电路(ml_rcv)42和52)可包括在缓冲器电路730中。
68.多个存储器装置720a、720b和720c、缓冲器电路730和多条接合线bw可通过密封构件750固定，并且多个粘合构件760可介于多个存储器装置720a、720b和720c之间。多个导电凸块740可设置在基底基板710的底表面上以电连接到外部装置。
69.尽管未在图4中示出，但是在一些示例实施例中，多个存储器装置720a、720b和720c可使用硅通孔(tsv)而不是接合线bw彼此电连接。
70.图5是示出根据示例实施例的存储器系统中包括的存储器芯片中包括的存储器装置的示例的框图。图5中示出的存储器装置可对应于图2中示出的存储器装置414、424。
71.参照图5，存储器装置800可包括存储器单元阵列810、地址解码器820、页缓冲器电路830、数据输入/输出(i/o)电路840、电压生成器850和控制电路860。例如，存储器装置800可以是非易失性存储器装置(具体地，nand闪存装置)。
72.存储器单元阵列810经由多条串选择线ssl、多条字线wl和多条地选择线gsl连接到地址解码器820。存储器单元阵列810还经由多条位线bl连接到页缓冲器电路830。存储器单元阵列810可包括连接到多条字线wl和多条位线bl的多个存储器单元(例如，多个非易失性存储器单元)。存储器单元阵列810可被划分为多个存储器块blk1、blk2、...、blkz，每个存储器块包括存储器单元，其中，z是大于1的整数。
73.在一些示例实施例中，多个存储器单元可布置成二维(2d)阵列结构或三维(3d)垂直阵列结构。三维垂直阵列结构可包括垂直定向使得至少一个存储器单元位于另一存储器单元上方的垂直单元串。至少一个存储器单元可包括电荷捕获层。通过引用全部包含于此的以下专利文献描述了包括3d垂直阵列结构的存储器单元阵列的合适配置(其中，三维存储器阵列被配置为多个层，其中，字线和/或位线在层之间共享)：美国专利号7,679,133、8,553,466、8,654,587、8,559,235以及美国专利申请公开号2011/0233648。
74.控制电路860从外部(例如，从图1中的存储器控制器20)接收命令cmd和地址addr，并且基于命令cmd和地址addr控制存储器装置800的擦除操作、编程操作和读取操作。擦除操作可包括执行擦除循环序列，编程操作可包括执行编程循环序列。每个编程循环可包括编程操作和编程验证操作。每个擦除循环可包括擦除操作和擦除验证操作。读取操作可包
括正常读取操作和数据恢复读取操作。
75.例如，控制电路860可基于命令cmd生成用于控制电压生成器850的控制信号con，并且可基于命令cmd生成用于控制页缓冲器电路830的控制信号pbc，并且可基于地址addr生成行地址r_addr和列地址c_addr。控制电路860可将行地址r_addr提供给地址解码器820，并且可将列地址c_addr提供给数据i/o电路840。
76.地址解码器820可经由多条串选择线ssl、多条字线wl和多条地选择线gsl连接到存储器单元阵列810。例如，在数据擦除操作/写入操作/读取操作中，地址解码器820可基于行地址r_addr将多条字线wl中的至少一条确定为被选字线，将多条串选择线ssl中的至少一条确定为被选串选择线，并且将多条地选择线gsl中的至少一条确定为被选地选择线。
77.电压生成器850可基于电力pwr和控制信号con生成存储装置800的操作所需的电压vs。电压vs可经由地址解码器820施加到多条串选择线ssl、多条字线wl和多条地选择线gsl。此外，电压生成器850可基于电力pwr和控制信号con生成数据擦除操作所需的擦除电压vers。
78.页缓冲器电路830可经由多条位线bl连接到存储器单元阵列810。页缓冲器电路830可包括多个页缓冲器。页缓冲器电路830可存储将被编程到存储器单元阵列810中的数据dat，或者可读取从存储器单元阵列810感测的数据dat。换句话说，页缓冲器电路830可根据存储器装置800的操作模式而作为写入驱动器或感测放大器进行操作。
79.数据i/o电路840可经由数据线dl连接到页缓冲器电路830。基于列地址c_addr，数据i/o电路840可经由页缓冲器电路830将数据dat从存储器装置800的外部提供给存储器单元阵列810或可将数据dat从存储器单元阵列810提供给存储器装置800的外部。
80.尽管包括在根据图5示出的示例实施例的存储器系统中的存储器装置基于nand闪存装置被描述，但是根据示例实施例的存储器装置可以是任何非易失性存储器装置(例如，相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、纳米浮动栅极存储器(nfgm)、聚合物随机存取存储器(poram)、磁性随机存取存储器(mram)、铁电随机存取存储器(fram)、晶闸管随机存取存储器(tram)等)和/或任何易失性存储器装置(例如，动态随机存取存储器(dram)等)。
81.图6a、图6b、图6c和图6d是用于描述通过图2的存储器系统中包括的第一通道发送的第一数据信号的示图。
82.图6a示出图2中的第一数据信号ds11的理想眼图。图6b示出通过实际模拟图2中的第一数据信号ds11而获得的眼图。图6c是示出图6a的理想眼图的简化示图。图6d示出由第一数据信号ds11表示的第一数据dat11的示例配置。
83.参照图6a和图6b，眼图可用于指示高速传输下的信号的质量。例如，眼图可表示用于在存储器系统100a中传送数据的第一数据信号ds11(例如，pam4信号)。例如，眼图可表示信号的四个符号(例如，“00”、“01”、“10”和“11”)，并且四个符号中的每个可由不同电压电平(例如，电压幅度)vl11、vl21、vl31和vl41中的相应一个来表示。眼图可用于提供信号完整性的健康的视觉指示，并且可指示数据信号的噪声容限。
84.为了生成眼图，示波器或其他计算装置可根据采样时段sp(例如，单位间隔或位时段)对数字信号进行采样。采样时段sp可由与测量信号的传输相关联的时钟来定义。示波器或其他计算装置可在采样时段sp期间测量信号的电压电平以形成多个迹线trc。可通过叠
加多个迹线trc来确定与测量信号相关联的各种特性。
85.眼图可用于确定通信信号的多个特性(诸如，抖动、串扰、电磁干扰(emi)、信号损耗、信噪比(snr)、其他特性、或它们的组合)。例如，眼图中的眼的宽度w可用于指示测量信号的时序同步或测量信号的抖动效应。例如，眼图可指示眼张开度op，眼张开度op表示各种电压电平vl11、vl21、vl31和vl41之间的峰到峰电压差。眼张开度op可与用于在测量信号的不同电压电平vl11、vl21、vl31和vl41之间进行区分的电压容限相关。
86.参照图6c，作为pam4信号的第一数据信号ds11的不同的第一电压电平vl11、第二电压电平vl21、第三电压电平vl31和第四电压电平vl41被示出，并且用于检测或感测电压电平vl11、vl21、vl31和vl41的不同的第一参考电压电平vrl11、第二参考电压电平vrl21和第三参考电压电平vrl31被示出。
87.第一电压电平vl11可高于第二电压电平vl21，第二电压电平vl21可高于第三电压电平vl31，并且第三电压电平vl31可高于第四电压电平vl41。例如，第一电压电平vl11可基本上等于电源电压vddq的电平，第二电压电平vl21可以是约2/3的电源电压vddq的电平，第三电压电平vl31可以是约1/3的电源电压vddq的电平，第四电压电平vl41可以是接地电压gnd的电平(例如，约0v)。
88.第一参考电压电平vrl11可以是在第一电压电平vl11与第二电压电平vl21之间的电平，第二参考电压电平vrl21可以是在第二电压电平vl21与第三电压电平vl31之间的电平，第三参考电压电平vrl31可以是在第三电压电平vl31与第四电压电平vl41之间的电平。例如，第一参考电压电平vrl11可以是约5/6的电源电压vddq电平，第二参考电压电平vrl21可以是约1/2的电源电压vddq电平，第三参考电压电平vrl31可以是约1/6的电源电压vddq电平。
89.参照图6d，第一数据信号ds11的不同的第一电压电平vl11、第二电压电平vl21、第三电压电平vl31和第四电压电平vl41与包括在第一数据dat11中的不同的第一位b11和第二位b21的值之间的关系被示出。
90.当第一数据dat11具有值“11”时(例如，当第一位b11的值和第二位b21的值中的每个为“1”时)，基于第一数据dat11生成的第一数据信号ds11可具有第一电压电平vl11。类似地，当第一数据dat11具有值“10”时，第一数据信号ds11可具有第二电压电平vl21。当第一数据dat11具有值“01”时，第一数据信号ds11可具有第三电压电平vl31。当第一数据dat11具有值“00”时，第一数据信号ds11可具有第四电压电平vl41。
91.在图6d的示例中，第一位b11可以是第一数据dat11的最高有效位(msb)，第二位b21可以是第一数据dat11的最低有效位(lsb)，但是示例实施例不限于此。
92.图7是示出根据示例实施例的图2的存储器系统中包括的存储器控制器中包括的数据驱动电路的示例的框图。
93.参照图7，数据驱动电路(ml_drv)210a可基于包括在第一数据dat11中的第一位b11的值和第二位b21的值来生成具有第一电压电平vl11、第二电压电平vl21、第三电压电平vl31和第四电压电平vl41之一的第一数据信号ds11。
94.数据驱动电路210a可包括采样器250a、第一驱动器261a、第二驱动器262a、第三驱动器263a和数据i/o焊盘270a。
95.采样器250a可基于第一位b11的值和第二位b21的值生成第一驱动信号drv11、第
二驱动信号drv21和第三驱动信号drv31。
96.第一驱动器261a可基于第一驱动信号drv11生成具有第一电压电平vl11或第四电压电平vl41的第一数据信号ds11。第二驱动器262a可基于第二驱动信号drv21生成具有第二电压电平vl21或第四电压电平vl41的第一数据信号ds11。第三驱动器263a可基于第三驱动信号drv31生成具有第三电压电平vl31或第四电压电平vl41的第一数据信号ds11。
97.在一些示例实施例中，第一驱动器261a、第二驱动器262a和第三驱动器263a中的每个可包括互补金属氧化物半导体(cmos)栅极。例如，第一驱动器261a可包括基于具有第一电压电平vl11的第一驱动电压vd11和具有第四电压电平vl41的第四驱动电压vd41进行操作的第一cmos栅极。第二驱动器262a可包括基于具有第二电压电平vl21的第二驱动电压vd21和第四驱动电压vd41进行操作的第二cmos栅极。第三驱动器263a可包括基于具有第三电压电平vl31的第三驱动电压vd31和第四驱动电压vd41进行操作的第三cmos栅极。
98.当第一数据dat11具有值“11”时，第一驱动信号drv11可具有逻辑高电平，第一驱动器261a可基于第一驱动信号drv11生成具有第一电压电平vl11的第一数据信号ds11，并且第二驱动器262a和第三驱动器263a可被禁用或去激活。类似地，当第一数据dat11具有值“10”时，第二驱动信号drv21可具有逻辑高电平，第二驱动器262a可基于第二驱动信号drv21生成具有第二电压电平vl21的第一数据信号ds11，并且第一驱动器261a和第三驱动器263a可被禁用。当第一数据dat11具有值“01”时，第三驱动信号drv31可具有逻辑高电平，第三驱动器263a可基于第三驱动信号drv31生成具有第三电压电平vl31的第一数据信号ds11，并且第一驱动器261a和第二驱动器262a可被禁用。
99.当第一数据dat11具有值“00”时，第一驱动信号drv11、第二驱动信号drv21和第三驱动信号drv31中的至少一个可具有逻辑低电平，并且第一驱动器261a、第二驱动器262a和第三驱动器263a中的至少一个可基于第一驱动信号drv11、第二驱动信号drv21和第三驱动信号drv31中的至少一个来生成具有第四电压电平vl41的第一数据信号ds11。
100.数据i/o焊盘270a可输出第一数据信号ds11。例如，焊盘可以是接触焊盘或接触引脚，但是示例实施例不限于此。
101.图8是示出根据示例实施例的图2的存储器系统中包括的第一存储器芯片中包括的第一数据接收电路的示例的框图。
102.参照图8，第一数据接收电路(ml_rcv)412a可基于第一感测设置信号ss1以及第一参考电压电平vrl11、第二参考电压电平vrl21和第三参考电压电平vrl31来获得第一位ob11的值。
103.第一数据接收电路412a可包括数据i/o焊盘450a、第一比较器461a、第二比较器462a、第三比较器463a和采样器470a。
104.数据i/o焊盘450a可接收第一数据信号ds11。
105.第一比较器461a可通过将第一数据信号ds11的电压电平与第一参考电压电平vrl11进行比较来生成第一比较信号cs11。第二比较器462a可通过将第一数据信号ds11的电压电平与第二参考电压电平vrl21进行比较来生成第二比较信号cs21。第三比较器463a可通过将第一数据信号ds11的电压电平与第三参考电压电平vrl31进行比较来生成第三比较信号cs31。
106.在一些示例实施例中，第一比较器461a、第二比较器462a和第三比较器463a中的
每个可包括运算放大器。例如，第一比较器461a可包括基于第一数据信号ds11和具有第一参考电压电平vrl11的第一参考电压vref11进行操作的第一运算放大器。第二比较器462a可包括基于第一数据信号ds11和具有第二参考电压电平vrl21的第二参考电压vref21进行操作的第二运算放大器。第三比较器463a可包括基于第一数据信号ds11和具有第三参考电压电平vrl31的第三参考电压vref31进行操作的第三运算放大器。
107.采样器470a可基于第一比较信号cs11、第二比较信号cs21和第三比较信号cs31中的至少一个以及第一感测设置信号ss1来获得第一位ob11的值。由采样器470a获得的第一位ob11的值可基本上等于输入到数据驱动电路210a的第一位b11的值。
108.在一些示例实施例中，当采样器470a被设置为获得第一数据dat11的msb时，采样器470a可仅使用第一比较信号cs11、第二比较信号cs21和第三比较信号cs31中的第二比较信号cs21来获得第一位ob11的值。例如，如图6d中所示，第一位b11可以是第一数据dat11的msb，当第一位b11的值为“1”时，第一数据信号ds11可具有第一电压电平vl11和第二电压电平vl21之一，并且当第一位b11的值为“0”时，第一数据信号ds11可具有第三电压电平vl31和第四电压电平vl41之一。因此，当基于第二比较信号cs21确定第一数据信号ds11的电压电平高于第二参考电压电平vrl21时，采样器470a可获得具有值“1”的第一位ob11。当基于第二比较信号cs21确定第一数据信号ds11的电压电平低于第二参考电压电平vrl21时，采样器470a可获得具有值“0”的第一位ob11。
109.虽然未在图8中示出，但是除了将图8中的第一感测设置信号ss1和第一位ob11分别改变为第二感测设置信号ss2和第二位ob21之外，第二存储器芯片420a中包括的第二数据接收电路422a可与图8的第一数据接收电路412a基本相同。
110.在一些示例实施例中，当包括在第二数据接收电路422a中的采样器被设置为获得第一数据dat11的lsb时，采样器可使用第一比较信号cs11、第二比较信号cs21和第三比较信号cs31之中的第二比较信号cs21以及第一比较信号cs11和第三比较信号cs31之一来获得第二位ob21的值。例如，如图6d中所示，第二位b21可以是第一数据dat11的lsb，当第二位b21的值为“1”时，第一数据信号ds11可具有第一电压电平vl11和第三电压电平vl31之一，并且当第二位b21的值为“0”时，第一数据信号ds11可具有第二电压电平vl21和第四电压电平vl41之一。因此，采样器可基于第二比较信号cs21首先确定第一数据信号ds11的电压电平是高于还是低于第二参考电压电平vrl21。在第一数据信号ds11的电平高于第二参考电平vrl21的第一种情况下，当基于第一比较信号cs11确定第一数据信号ds11的电压电平高于第一参考电压电平vrl11时，采样器可获得具有值“1”的第二位ob21。在第一种情况下，当基于第一比较信号cs11确定第一数据信号ds11的电压电平低于第一参考电压电平vrl11时，采样器可获得具有值“0”的第二位ob21。类似地，在第一数据信号ds11的电平低于第二参考电平vrl21的第二种情况下，当基于第三比较信号cs31确定第一数据信号ds11的电压电平高于第三参考电压电平vrl31时，采样器可获得具有值“1”的第二位ob21。在第二种情况下，当基于第三比较信号cs31确定第一数据信号ds11的电压电平低于第三参考电压电平vrl31时，采样器可获得具有值“0”的第二位ob21。
111.图9、图10a和图10b是用于描述根据示例实施例的图2的存储器系统的操作的示图。
112.参照图9，根据示例实施例的操作被示出，其中，存储器控制器200a基于pam4方案
将第一数据信号ds11发送到第一存储器芯片410a和第二存储器芯片420a。
113.首先，在时间间隔t11期间，可通过仅激活第一芯片启用信号ce1来仅启用第一存储器芯片410a，并且可基于第一感测设置信号ss1对第一存储器芯片410a执行第一设置操作pset。例如，第一设置操作pset可以是第一存储器芯片410a被设置为基于第一数据信号ds11来获得作为第一数据dat11的msb的第一位b11的操作。第一设置操作pset可被称为初级设置操作(primary setting operation)。
114.接下来，在时间间隔t21期间，可通过仅激活第二芯片启用信号ce2来仅启用第二存储器芯片420a，并且可基于第二感测设置信号ss2对第二存储器芯片420a执行第二设置操作sset。例如，第二设置操作sset可以是第二存储器芯片420a被设置为基于第一数据信号ds11来获得作为第一数据dat11的lsb的第二位b21的操作。第二设置操作sset可被称为次级设置操作(secondary setting operation)。
115.之后，在时间间隔t31期间，可通过激活第一芯片启用信号ce1和第二芯片启用信号ce2两者来同时启用第一存储器芯片410a和第二存储器芯片420a，并且存储器控制器200a可生成并输出第一数据信号ds11。当第一存储器芯片410a和第二存储器芯片420a二者具有启用状态时，第一存储器芯片410a和第二存储器芯片420a可同时接收第一数据信号ds11，可同时获得第一位ob11和第二位ob21，并且可基于第一位ob11和第二位ob21进行操作。例如，第一位ob11和第二位ob21可被同时写入包括在第一存储器芯片410a中的第一存储器装置414之一和包括在第二存储器芯片420a中的第二存储器装置424之一。
116.尽管基于第一数据信号ds11包括单个第一数据dat11的示例描述了示例实施例，但是示例实施例不限于此。例如，第一数据信号ds11可基于预定的数据传输速率顺序且连续地提供多个数据，并且第一存储器芯片410a和第二存储器芯片420a可在时间间隔t31期间同时获得并写入多个第一位和多个第二位。
117.参照图10a，对共同连接到同一通道的第一存储器芯片mc1和第二存储器芯片mc2的数据写入操作被示出。在图10a中，第一存储器芯片mc1首先被启用并执行数据写入操作，然后第二存储器芯片mc2被启用并执行数据写入操作。换句话说，图10a示出现有技术数据写入方案。在图10a中，第一存储器芯片mc1和第二存储器芯片mc2基于第一数据传输速率进行操作。第一存储器芯片mc1需要用于命令cmd1的传输时间tc1、用于延迟ltc1的时间tl1和用于数据dat_mc1的传输时间td1。第二存储器芯片mc2需要用于命令cmd2的传输时间tc2、用于延迟ltc2的时间tl2和用于数据dat_mc2的传输时间td2。
118.参照图10b，对共同连接到同一通道的第一存储器芯片mc1和第二存储器芯片mc2的数据写入操作被示出。在图10b中，当第一存储器芯片mc1和第二存储器芯片mc2二者具有启用状态时，第一存储器芯片mc1和第二存储器芯片mc2可同时执行数据写入操作。换句话说，图10b示出根据示例实施例的数据写入方案。在图10b中，第一存储器芯片mc1和第二存储器芯片mc2可基于比第一数据传输速率低的第二数据传输速率(例如，是第一数据传输速率的一半)进行操作。第一存储器芯片mc1可需要用于命令cmd1的传输时间tcc、用于延迟ltc1的时间tlc和用于数据dat_mc1的传输时间tdc。第二存储器芯片mc2可需要用于命令cmd2的传输时间tcc、用于延迟ltc2的时间tlc和用于数据dat_mc2的传输时间tdc。换句话说，传输时间tcc用于命令cmd1和命令cmd2两者，时间tlc用于延迟ltc1和延迟ltc2两者，传输时间tdc用于数据dat_mc1和数据dat_mc2两者。
119.如图10a和图10b中所示，尽管对一个存储器芯片的数据写入操作所需的时间在图10a的情况下比在图10b的情况下短，但是对两个存储器芯片二者的数据写入操作所需的总时间在图10b的情况下可比在图10a的情况下短。因此，当根据示例实施例执行2芯片同时操作(或2路同时操作)时，整个存储器系统的性能可被提高或增强。
120.图11是示出图1的存储器系统的另一示例的框图。为了简明，将省略与图2重复的描述。
121.参照图11，存储器系统100b包括存储器控制器200b、第一通道300b、第一存储器芯片(mc1)410b、第二存储器芯片(mc2)420b和第三存储器芯片(mc3)430b。图11示出图1的存储器系统10的示例，其中，m为3并且数据信号基于8级方案(例如，pam8方案)被生成。
122.存储器控制器200b生成具有八个电压电平之一的第一数据信号ds12，并且通过第一通道300b输出第一数据信号ds12。第一数据信号ds12表示包括三个位的第一数据。如将参照图12a和图12b描述的，第一数据信号ds12可具有彼此不同的第一电压电平vl12、第二电压电平vl22、第三电压电平vl32、第四电压电平vl42、第五电压电平vl52、第六电压电平vl62、第七电压电平vl72和第八电压电平vl82之一，并且第一数据dat12可包括第一位b12、第二位b22和第三位b32。
123.存储器控制器200b可包括生成第一数据信号ds12的数据驱动电路(ml_drv)210b。将参照图13描述数据驱动电路210b的示例配置。存储器控制器200b可生成第一启用信号ce1、第二启用信号ce2和第三启用信号ce3以及第一感测设置信号ss1、第二感测设置信号ss2和第三感测设置信号ss3，可将第一芯片启用信号ce1和第一感测设置信号ss1提供给第一存储器芯片410b，可将第二芯片启用信号ce2和第二感测设置信号ss2提供给第二存储器芯片420b，并且可将第三芯片启用信号ce3和第三感测设置信号ss3提供给第三存储器芯片430b。
124.第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b通过第一通道300b共同连接到存储器控制器200b，分别基于第一启用信号ce1、第二启用信号ce2和第三启用信号ce3被启用，并且当第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b具有启用状态时，第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b同时通过第一通道300b接收从存储器控制器200b发送的第一数据信号ds12。第一存储器芯片410b可基于第一数据信号ds12获得第一位b12，并且可基于第一位b12进行操作。第二存储器芯片420b可基于第一数据信号ds12获得第二位b22，并且可基于第二位b22进行操作。第三存储器芯片430b可基于第一数据信号ds12获得第三位b32，并且可基于第三位b32进行操作。第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b可同时获得第一位b12、第二位b22和第三位b32。
125.第一存储器芯片410b可包括第一数据接收电路(ml_rcv)412b和多个第一存储器装置414。第一数据接收电路412b可基于第一数据信号ds12获得第一位b12。将参照图14描述第一数据接收电路412b的示例配置。第二存储器芯片420b可包括第二数据接收电路(ml_rcv)422b和多个第二存储器装置424。第二数据接收电路422b可基于第一数据信号ds12获得第二位b22。第三存储器芯片430b可包括第三数据接收电路(ml_rcv)432b和多个第三存储器装置434。第三数据接收电路432b可基于第一数据信号ds12获得第三位b32。
126.图12a和图12b是用于描述通过图11的存储器系统中包括的第一通道发送的第一
数据信号的示图。为了简明，将省略与图6c和图6d重复的描述。
127.参照图12a，作为pam8信号的第一数据信号ds12的不同的第一电压电平vl12、第二电压电平vl22、第三电压电平vl32、第四电压电平vl42、第五电压电平vl52、第六电压电平vl62、第七电压电平vl72和第八电压电平vl82被示出，并且用于检测电压电平vl12、vl22、vl32、vl42、vl52、vl62、vl72和vl82的不同的第一参考电压电平vrl12、第二参考电压电平vrl22、第三参考电压电平vrl32、第四参考电压电平vrl42、第五参考电压电平vrl52、第六参考电压电平vrl62和第七参考电压电平vrl72被示出。电压电平与参考电压电平之间的关系可如图12a中所示。
128.参照图12b，第一数据信号ds12的不同的第一电压电平vl12、第二电压电平vl22、第三电压电平vl32、第四电压电平vl42、第五电压电平vl52、第六电压电平vl62、第七电压电平vl72和第八电压电平vl82与包括在第一数据dat12中的不同的第一位b12、第二位b22和第三位b32的值之间的关系被示出。第一数据dat12的值与第一数据信号ds12的电压电平之间的关系可如图12b中所示。
129.图13是示出图11的存储器系统中包括的存储器控制器中包括的数据驱动电路的示例的框图。为了简明，将省略与图7重复的描述。
130.参照图13，数据驱动电路(ml_drv)210b可基于包括在第一数据dat12中的第一位b12、第二位b22和第三位b32的值来生成具有第一电压电平vl12、第二电压电平vl22、第三电压电平vl32、第四电压电平vl42、第五电压电平vl52、第六电压电平vl62、第七电压电平vl72和第八电压电平vl82之一的第一数据信号ds12。
131.数据驱动电路210b可包括采样器250b、第一驱动器261b、第二驱动器262b、第三驱动器263b、第四驱动器264b、第五驱动器265b、第六驱动器266b、第七驱动器267b和数据i/o焊盘270b。
132.采样器250b可基于第一位b12、第二位b22和第三位b32的值来生成第一驱动信号drv12、第二驱动信号drv22、第三驱动信号drv32、第四驱动信号drv42、第五驱动信号drv52、第六驱动信号drv62和第七驱动信号drv72。
133.第一驱动器261b可基于第一驱动信号drv12生成具有第一电压电平vl12或第八电压电平vl82的第一数据信号ds12。第二驱动器262b可基于第二驱动信号drv22生成具有第二电压电平vl22或第八电压电平vl82的第一数据信号ds12。第三驱动器263b可基于第三驱动信号drv32生成具有第三电压电平vl32或第八电压电平vl82的第一数据信号ds12。第四驱动器264b可基于第四驱动信号drv42生成具有第四电压电平vl42或第八电压电平vl82的第一数据信号ds12。第五驱动器265b可基于第五驱动信号drv52生成具有第五电压电平vl52或第八电压电平vl82的第一数据信号ds12。第六驱动器266b可基于第六驱动信号drv62生成具有第六电压电平vl62或第八电压电平vl82的第一数据信号ds12。第七驱动器267b可基于第七驱动信号drv72生成具有第七电压电平vl72或第八电压电平vl82的第一数据信号ds12。第一驱动器261b、第二驱动器262b、第三驱动器263b、第四驱动器264b、第五驱动器265b、第六驱动器266b、第七驱动器267b可基于分别具有第一电压电平vl12、第二电压电平vl22、第三电压电平vl32、第四电压电平vl42、第五电压电平vl52、第六电压电平vl62、第七电压电平vl72和第八电压电平vl82的第一驱动电压vd12、第二驱动电压vd22、第三驱动电压vd32、第四驱动电压vd42、第五驱动电压vd52、第六驱动电压vd62、第七驱动电压
vd72和第八驱动电压vd82进行操作。
134.数据i/o焊盘270b可输出第一数据信号ds12。
135.图14是示出图11的存储器系统中包括的第一存储器芯片中包括的第一数据接收电路的示例的框图。为了简明，将省略与图8重复的描述。
136.参照图14，第一数据接收电路(ml_rcv)412b可基于第一感测设置信号ss1以及第一参考电压电平vrl12、第二参考电压电平vrl22、第三参考电压电平vrl32、第四参考电压电平vrl42、第五参考电压电平vrl52、第六参考电压电平vrl62和第七参考电压电平vrl72来获得第一位ob12的值。
137.第一数据接收电路412b可包括数据i/o焊盘450b、第一比较器461b、第二比较器462b、第三比较器463b、第四比较器464b、第五比较器465b、第六比较器466b、第七比较器467b和采样器470b。
138.数据i/o焊盘450b可接收第一数据信号ds12。
139.第一比较器461b可通过将第一数据信号ds12的电压电平与第一参考电压电平vrl12进行比较来生成第一比较信号cs12。第二比较器462b可通过将第一数据信号ds12的电压电平与第二参考电压电平vrl22进行比较来生成第二比较信号cs22。第三比较器463b可通过将第一数据信号ds12的电压电平与第三参考电压电平vrl32进行比较来生成第三比较信号cs32。第四比较器464b可通过将第一数据信号ds12的电压电平与第四参考电压电平vrl42进行比较来生成第四比较信号cs42。第五比较器465b可通过将第一数据信号ds12的电压电平与第五参考电压电平vrl52进行比较来生成第五比较信号cs52。第六比较器466b可通过将第一数据信号ds12的电压电平与第六参考电压电平vrl62进行比较来生成第六比较信号cs62。第七比较器467b可通过将第一数据信号ds12的电压电平与第七参考电压电平vrl72进行比较来生成第七比较信号cs72。第一比较器461b、第二比较器462b、第三比较器463b、第四比较器464b、第五比较器465b、第六比较器466b、第七比较器467b可基于分别具有第一参考电压电平vrl12、第二参考电压电平vrl22、第三参考电压电平vrl32、第四参考电压电平vrl42、第五参考电压电平vrl52、第六参考电压电平vrl62和第七参考电压电平vrl72的第一参考电压vref12、第二参考电压vref22、第三参考电压vref32、第四参考电压vref42、第五参考电压vref52、第六参考电压vref62和第七参考电压vref72进行操作。
140.采样器470b可基于第一比较信号cs12、第二比较信号cs22、第三比较信号cs32、第四比较信号cs42、第五比较信号cs52、第六比较信号cs62和第七比较信号cs72中的至少一个以及第一感测设置信号ss1来获得第一位ob12的值。
141.在一些示例实施例中，当采样器470b被设置为获得第一数据dat12的msb时，采样器470b可仅使用第四比较信号cs42来获得第一位ob12的值。
142.在一些示例实施例中，当包括在第二数据接收电路422b中的采样器被设置为获得第一数据dat12的中间位(例如，中央有效位(csb))时，采样器可使用第二比较信号cs22和第六比较信号cs62之一以及第四比较信号cs42来获得第二位ob22的值。
143.在一些示例实施例中，当包括在第三数据接收电路432b中的采样器被设置为获得第一数据dat12的lsb时，采样器可使用第二比较信号cs22和第六比较信号cs62之一、第四比较信号cs42以及第一比较信号cs12、第三比较信号cs32、第五比较信号cs52和第七比较信号cs72之一来获得第三位ob32的值。
144.图15是用于描述图11的存储器系统的操作的示图。为了简明，将省略与图9重复的描述。
145.参照图15，根据示例实施例的操作被示出，其中，存储器控制器200b基于pam8方案将第一数据信号ds12发送到第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b。
146.首先，在时间间隔t12期间，可通过仅激活第一芯片启用信号ce1来仅启用第一存储器芯片410b，并且可基于第一感测设置信号ss1对第一存储器芯片410b执行第一设置操作pset。例如，第一设置操作pset可以是第一存储器芯片410b被设置为基于第一数据信号ds12来获得作为第一数据dat12的msb的第一位b12的操作。
147.接下来，在时间间隔t22期间，可通过仅激活第二芯片启用信号ce2来仅启用第二存储器芯片420b，并且可基于第二感测设置信号ss2对第二存储器芯片420b执行第二设置操作sset。例如，第二设置操作sset可以是第二存储器芯片420b被设置为基于第一数据信号ds12来获得作为第一数据dat12的csb的第二位b22的操作。
148.接下来，在时间间隔t32期间，可通过仅激活第三芯片启用信号ce3来仅启用第三存储器芯片430b，并且可基于第三感测设置信号ss3对第三存储器芯片430b执行第三设置操作tset。例如，第三设置操作tset可以是第三存储器芯片430b被设置为基于第一数据信号ds12来获得作为第一数据dat12的lsb的第三位b32的操作。第三设置操作tset可被称为三级设置操作(tertiary setting operation)。
149.之后，在时间间隔t42期间，可通过激活第一芯片启用信号ce1、第二芯片启用信号ce2和第三芯片启用信号ce3来同时启用第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b，并且存储器控制器200b可生成并输出第一数据信号ds12。当第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b具有启用状态时，第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b可同时接收第一数据信号ds12，可同时获得第一位ob12、第二位ob22和第三位ob32，并且可基于第一位ob12、第二位ob22和第三位ob32进行操作。例如，第一位ob12、第二位ob22和第三位ob32可被同时写入包括在第一存储器芯片410b、第二存储器芯片420b和第三存储器芯片430b中的第一存储器装置414之一、第二存储器装置424之一和第三存储器装置434之一。
150.尽管未详细示出，但是与参照图10a和图10b描述的那样，根据示例实施例，对三个存储器芯片的数据写入操作所需的总时间可降低。因此，整个存储器系统的性能可被提高。
151.尽管基于pam4方案和pam8方案描述了示例实施例，但是示例实施例不限于此，并且示例实施例可扩展并应用于pam2m方案。
152.图16是示出根据示例实施例的存储器系统的框图。为了简明，将省略与图1重复的描述。
153.参照图16，存储器系统11包括存储器控制器21和m个存储器芯片41和51，其中，m是大于或等于2的自然数。存储器系统11还可包括多条信号线30和缓冲器芯片60。
154.图16的存储器系统11可与图1的存储器系统10基本相同，不同之处在于存储器系统11还包括缓冲器芯片60，并且从而还包括数据接收电路(ml_rcv)24和数据驱动电路(drv)44和54。
155.缓冲器芯片60可设置在一个通道与m个存储器芯片41和51之间。缓冲器芯片60基
于来自m个存储器芯片41和51的输出以及多级信令方案生成数据信号mldat，并且通过一个通道输出数据信号mldat。例如，缓冲器芯片60可生成具有2m个电压电平之一的数据信号mldat，并且数据信号mldat可表示包括从m个存储器芯片41和51同时输出的m个位的数据。例如，缓冲器芯片60可包括生成数据信号mldat的数据驱动电路(ml_drv)62。例如，数据驱动电路62可与包括在存储器控制器21中的数据驱动电路(ml_drv)22基本相同。
156.存储器控制器21接收通过一个通道发送的数据信号mldat，并且基于数据信号mldat进行操作。例如，存储器控制器21可基于数据信号mldat同时获得包括在数据中的m个位，并且可基于m个位进行操作。例如，存储器控制器21可包括获得m个位的数据接收电路24。例如，数据接收电路24可与包括在存储器芯片41和51中的数据接收电路42和52基本相同。例如，数据接收电路24可包括在存储器控制器21的存储器接口(例如，图3中的存储器接口650)中。
157.存储器芯片41和51中的每个可包括输出m个位中的相应一个的数据驱动电路(drv)44和54中的相应一个。与包括在存储器控制器21中的数据驱动电路22和包括在缓冲器芯片60中的数据驱动电路62不同，数据驱动电路44和54中的每个可基于除了多级信令方案之外的一般二进制方案(例如，非归零(nrz)方案)输出m个位中的相应一个。例如，数据驱动电路44和54可分别包括在存储器芯片41和51的缓冲器电路(例如，图4中的缓冲器电路730)中。
158.图17和18是示出图16的存储器系统的示例的框图。为了简明，将省略与图2和图11重复的描述。
159.参照图17，存储器系统100c包括存储器控制器200c、第一通道300c、第一存储器芯片410c、第二存储器芯片420c和缓冲器芯片500c。图17示出图16的存储器系统11的示例，其中，m为2并且数据信号基于pam4方案被生成。
160.除了存储器系统100c还包括缓冲器芯片500c，并且从而还包括数据接收电路(ml_rcv)220c和数据驱动电路(drv)411和421之外，图17的存储器系统100c可与图2的存储器系统100a基本相同。图17中的数据驱动电路210c、第一数据接收电路412c和第二数据接收电路422c以及多个第一存储器装置414和第二存储器装置424可分别与图2中的数据驱动电路210a、第一数据接收电路412a和第二数据接收电路422a以及多个第一存储器装置414和第二存储器装置424基本相同。
161.可分别基于第一芯片启用信号ce1和第二芯片启用信号ce2来启用第一存储器芯片410c和第二存储器芯片420c。当第一存储器芯片410c和第二存储器芯片420c二者具有启用状态时，第一存储器芯片410c和第二存储器芯片420c可使用数据驱动电路411和421同时输出第三位b31和第四位b41。
162.在一些示例实施例中，第三位b31和第四位b41可以是从第一存储器芯片410c和第二存储器芯片420c获取的读取数据的一部分，并且存储器控制器200c可基于第三位b31和第四位b41同时对第一存储器芯片410c和第二存储器芯片420c执行数据读取操作。尽管未在图17中示出，但是可从存储器控制器200c提供用于执行数据读取操作的读取命令和读取地址。
163.缓冲器芯片500c可设置在第一通道300c与第一存储器芯片410c和第二存储器芯片420c之间，可生成具有四个电压电平之一的第二数据信号ds21，并且可通过第一通道
300c输出第二数据信号ds21。第二数据信号ds21可表示包括第三位b31和第四位b41的第二数据。缓冲器芯片500c可包括生成第二数据信号ds21的数据驱动电路510c。例如，数据驱动电路510c可如图7中示出的那样被实现。
164.在一些示例实施例中，第三位b31可对应于第二数据的msb，并且第四位b41可对应于第二数据的lsb。在第一存储器芯片410c和第二存储器芯片420c二者具有启用状态并且同时输出第三位b31和第四位b41之前，第一存储器芯片410c可被启用并可被设置为使得第一存储器芯片410c输出msb，并且第二存储器芯片420c可被启用并可被设置为使得第二存储器芯片420c输出lsb。可基于第一感测设置信号ss1和第二感测设置信号ss2来执行这样的设置操作。
165.存储器控制器200c可接收第二数据信号ds21，可基于第二数据信号ds21同时获得从第一存储器芯片410c输出的第三位b31和从第二存储器芯片420c输出的第四位b41，并且可基于第三位b31和第四位b41进行操作。存储器控制器200c可包括获得第三位b31和第四位b41的数据接收电路220c。例如，数据接收电路220c可如图8中示出的那样被实现。
166.参照图18，存储器系统100d包括存储器控制器200d、第一通道300d、第一存储器芯片410d、第二存储器芯片420d、第三存储器芯片430d和缓冲器芯片500d。图18示出图16的存储器系统11的示例，其中，m为3并且数据信号基于8级方案被生成。
167.除了存储器系统100d还包括缓冲器芯片500d，并且从而还包括数据接收电路(ml_rcv)220d和数据驱动电路(drv)411、421和431之外，图18的存储器系统100d可与图11的存储器系统100b基本相同。图18中的数据驱动电路210d、第一数据接收电路412d、第二数据接收电路422d和第三数据接收电路432d以及多个第一存储器装置414、第二存储器装置424和第三存储器装置434可分别与图11中的数据驱动电路210b、第一数据接收电路412b、第二数据接收电路422b和第三数据接收电路432b以及多个第一存储器装置414、第二存储器装置424和第三存储器装置434基本相同。
168.可分别基于第一芯片启用信号ce1、第二芯片启用信号ce2和第三芯片启用信号ce3来启用第一存储器芯片410d、第二存储器芯片420d和第三存储器芯片430d。当第一存储器芯片410d、第二存储器芯片420d和第三存储器芯片430d具有启用状态时，第一存储器芯片410d、第二存储器芯片420d和第三存储器芯片430d可使用数据驱动电路411、421和431同时输出彼此不同的第四位b42、第五位b52和第六位b62。
169.缓冲器芯片500d可设置在第一通道300d与第一存储器芯片410d、第二存储器芯片420d和第三存储器芯片430d之间，可生成具有八个电压电平之一的第二数据信号ds22，并且可通过第一通道300d输出第二数据信号ds22。第二数据信号ds22可表示包括第四位b42、第五位b52和第六位b62的第二数据。缓冲器芯片500d可包括生成第二数据信号ds22的数据驱动电路510d。例如，数据驱动电路510d可如图13中示出的那样被实现。
170.存储器控制器200d可接收第二数据信号ds22，可基于第二数据信号ds22同时获得从第一存储器芯片410d输出的第四位b42、从第二存储器芯片420d输出的第五位b52和从第三存储器芯片430d输出的第六位b62，并且可基于第四位b42、第五位b52和第六位b62进行操作。存储器控制器200d可包括获得第四位b42、第五位b52和第六位b62的数据接收电路220d。例如，数据接收电路220d可如图14中示出的那样被实现。
171.在一些示例实施例中，当对图17的存储器系统100c和图18的存储器系统100d执行
参照图2和图11描述的数据写入操作时，缓冲器芯片500c和500d可被禁用。
172.图19和图20是示出根据示例实施例的操作存储器系统的方法的流程图。
173.参照图1和图19，在根据示例实施例的操作存储器系统的方法中，通过顺序地启用m个存储器芯片40和50来设置通过一个通道共同连接到存储器控制器20的m个存储器芯片40和50中的每个存储器芯片，使得每个存储器芯片基于数据信号mldat获得一个位(操作s100)。例如，可顺序地执行图9中的第一设置操作pset和第二设置操作sset和/或图15中的第一设置操作pset、第二设置操作sset和第三设置操作tset。
174.同时启用m个存储器芯片40和50(操作s200)。存储器控制器20生成具有彼此不同的2m个电压电平之一的数据信号mldat，并且通过一个通道输出数据信号mldat(操作s300)。数据信号mldat表示包括m个位的数据。例如，操作s300可由图7中的数据驱动电路210a和/或图13中的数据驱动电路210b执行。
175.当m个存储器芯片40和50具有启用状态时，m个存储器芯片40和50同时接收通过一个通道发送的数据信号mldat(操作s400)。m个存储器芯片40和50基于数据信号同时获得包括在数据中的m个位(操作s500)。m个存储器芯片40和50中的每个获得m个位中的相应一个，并且基于m个位中的相应一个进行操作。例如，操作s500可由图8中的数据接收电路412a和/或图14中的数据接收电路412b执行。例如，如参照图9和图15描述的，可同时执行获得位的操作和数据写入操作。
176.参照图16和图20，在根据示例实施例的操作存储器系统的方法中，通过顺序地启用m个存储器芯片41和51来设置通过一个通道共同连接到存储器控制器21的m个存储器芯片41和51中的每个存储器芯片，使得每个存储器芯片输出用于生成数据信号mldat的一个位(操作s1100)。操作s1100可类似于图19中的操作s100。
177.同时启用m个存储器芯片41和51(操作s1200)。当m个存储器芯片41和51具有启用状态时，m个存储器芯片41和51同时输出m个位(操作s1300)。缓冲器芯片60生成具有彼此不同的2m个电压电平之一的数据信号mldat，并且通过一个通道输出数据信号mldat(操作s1400)。数据信号mldat表示包括从m个存储芯片41和51同时输出的m个位的数据。操作s1200可与图19中的操作s200基本相同，并且s1400可类似于图19中的操作s300。
178.存储器控制器21接收通过一个通道发送的数据信号mldat(操作s1500)。存储器控制器21基于数据信号mldat同时获得包括在数据中的m个位，并且基于m个位进行操作(操作s1600)。操作s1600可类似于图19中的操作s500。
179.在一些示例实施例中，可将根据示例实施例的操作存储器系统的方法实施为包括图19和图20中的所有操作，并且可省略冗余操作。例如，当顺序地执行图19中的操作然后顺序地执行图20中的操作时，可省略与图19中的操作s100和s200对应的图20中的操作s1100和s1200。应当注意，图19和图20中的操作次序仅是示例性的，在一些示例实施例中，一些操作可以以不同的次序执行。
180.图21是示出根据示例实施例的存储装置的框图。
181.参照图21，存储装置1000包括多个非易失性存储器芯片1100和存储控制器1200。例如，存储装置1000可以是任何存储装置(诸如，嵌入式多媒体卡(emmc)、通用闪存(ufs)、固态盘或固态驱动器(ssd)等)。
182.存储控制器1200可经由通道ch连接到多个非易失性存储器芯片1100。存储控制器
1200可对应于包括在根据示例实施例的存储器系统中的存储器控制器。存储控制器1200可包括分别与图3中的处理器610、缓冲存储器620、ecc块640、主机接口630和存储器接口650对应的一个或多个处理器1210、缓冲存储器1220、ecc块1230、主机接口1250和存储器接口1260。
183.每个非易失性存储器芯片1100可包括多个非易失性存储器装置(nvm)，并且可以可选地被供应外部高电压vpp。非易失性存储器芯片1100可对应于包括在根据示例实施例的存储器系统中的存储器芯片。非易失性存储器芯片1100中的一些或全部可通过一个通道ch共同连接到存储控制器1200，并且非易失性存储器芯片1100可在所有非易失性存储器芯片1100具有启用状态时，基于根据示例实施例的多级信令方案与存储控制器1200交换数据信号。
184.发明构思可应用于包括存储器装置、存储器系统和存储装置的各种装置和系统。例如，发明构思可应用于诸如个人计算机(pc)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(iot)装置、万物联网(ioe)装置、电子书阅读器、虚拟现实(vr)装置、增强现实(ar)装置、机器人装置、无人机等的系统。
185.前述内容示出示例实施例，而不应被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离示例实施例的新颖性教导和优点的情况下，在示例实施例中进行许多修改是可行的。因此，所有这样的修改意在包括在如权利要求中限定的示例实施例的范围内。因此，应当理解，前述内容示出各种示例性实施例，而不应被解释为限于公开的特定示例实施例，并且对公开的示例实施例以及其他示例实施例的修改意在包括在所附权利要求的范围内。