包括非易失性存储器装置的存储器系统及其擦除方法与流程

包括非易失性存储器装置的存储器系统及其擦除方法
1.本技术要求于2020年8月10日在韩国知识产权局提交的第10-2020-0100101号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体包含于此。
技术领域
2.发明构思涉及一种存储器系统，并且更具体地，涉及一种存储器系统的擦除方法，该存储器系统包括其中存在未断开的串的非易失性存储器装置和存储器控制器。


背景技术：

3.随着在电子装置中处理的数据的大小增加，更多的存储被需要。为了适应大的数据，可以使用具有高集成度的三维存储器装置。在三维存储器装置中，由于工艺错误，可能存在未断开的串。由于存储在未断开的串中的数据不是高度可靠的，因此可以开发用于检测未断开的串的技术。


技术实现要素：

4.根据发明构思的实施例，提供了一种包括非易失性存储器装置和存储器控制器的存储器系统的故障检测方法，所述故障检测方法包括：由存储器控制器对连接到传输晶体管的字线的擦除的数量进行计数；当擦除的数量达到参考值时，由存储器控制器发出第一擦除命令；响应于第一擦除命令，由非易失性存储器装置施加第一电压，第一电压使得传输晶体管的栅极-源极电位差具有第一值；在施加第一电压之后，由存储器控制器检测字线中的漏电流；以及当由漏电流引起的漏电压大于第一阈值时，由存储器控制器将所述字线确定为故障。
5.根据发明构思的实施例，提供了一种非易失性存储器装置的擦除方法，所述擦除方法包括：接收擦除命令；基于擦除命令在第一擦除模式下施加第一电压，第一电压使得连接到字线的传输晶体管的栅极-源极电位差具有第一值；当传输晶体管截止时，检测到所述字线上的漏电流；以及在第二擦除模式下，当第二电压被施加时擦除连接到所述字线的存储器块，第二电压使得所述栅极-源极电位差具有比第一值大的第二值。
6.根据发明构思的实施例，提供了一种存储器系统，包括：非易失性存储器装置；以及存储器控制器，被配置为控制非易失性存储器装置，其中，非易失性存储器装置包括：存储器单元区域，包括第一金属垫；外围区域，包括第二金属垫，外围区域通过第一金属垫和第二金属垫连接到存储器单元区域；存储器单元阵列，包括在与基底基本垂直的方向上形成多个串的多个存储器单元，存储器单元阵列包括在存储器单元区域中；行解码器，包括传输晶体管，传输晶体管被配置为对连接到所述多个存储器单元的多条字线进行开关，行解码器包括在外围区域中并且被配置为通过所述多条字线选择包括在存储器单元阵列中的存储器块；电压生成器，包括在外围区域中并且被配置为生成提供给存储器单元阵列和传输晶体管的多个电压；以及控制逻辑，包括在外围区域中并且被配置为基于第一擦除命令减小传输晶体管的栅极-源极电位差以检测所述存储器块中的字线的漏电流，其中，存储器
控制器被配置为：对所述存储器块的擦除的数量进行计数，当擦除的数量达到参考值时发出第一擦除命令，以及检测所述漏电流。
7.根据发明构思的实施例，提供了一种用于检测存储器单元阵列中的有缺陷字线的方法，所述方法包括：确定连接到传输晶体管的字线的擦除的数量等于或已超过第一值；响应于第一擦除命令，施加电压，使得传输晶体管的栅极-源极电位差具有第一值；确定传输晶体管是截止还是导通；以及当传输晶体管被确定为截止时，确定字线有缺陷。
附图说明
8.通过参照附图详细描述发明构思的实施例，将更清楚地理解发明构思，在附图中：
9.图1是根据发明构思的实施例的存储器系统的框图；
10.图2是根据发明构思的实施例的非易失性存储器装置的框图；
11.图3是根据发明构思的实施例的传输晶体管和存储器单元的电路图；
12.图4a是用于描述根据发明构思的实施例的存储器系统的故障检测方法的流程图，并且图4b是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图；
13.图5是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图；
14.图6是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图；
15.图7是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图；
16.图8是示出根据发明构思的实施例的根据时间施加到传输晶体管和存储器单元的电压的曲线图；
17.图9是根据发明构思的实施例的存储器单元阵列的图；
18.图10a、图10b和图10c是用于描述根据发明构思的实施例的非易失性存储器装置的擦除操作的曲线图；
19.图11包括用于描述根据发明构思的实施例的非易失性存储器装置的擦除操作的曲线图(a)和(b)；
20.图12是用于描述根据发明构思的实施例的非易失性存储器装置的擦除操作的表；
21.图13a和图13b示出了根据发明构思的实施例的存储器单元阵列的立体剖视图；
22.图14是根据发明构思的实施例的包括在存储器块中的存储器单元的图；以及
23.图15是用于描述根据发明构思的实施例的应用于存储器装置的芯片到芯片(c2c)结构的图。
具体实施方式
24.在下文中，将参照附图详细描述发明构思的实施例。在此，使用nand闪存作为非易失性存储器装置的示例来描述发明构思的实施例。然而，将理解的是，发明构思不限于nand闪存，并且可以应用于各种非易失性存储器装置(诸如，电可擦除和可编程只读存储器(eeprom)、或非闪存、相变随机存取存储器(pram)、电阻ram(rram)、铁电ram(fram)、磁性
ram(mram)、自旋转移矩mram、导电桥接ram(cbram)、纳米管ram、聚合物ram(poram)、纳米浮栅存储器(nfgm)、全息存储器、分子电子存储器、绝缘体电阻变化存储器等)。
25.图1是根据发明构思的实施例的包括非易失性存储器装置100和存储器控制器200的存储器系统10的框图。
26.存储器系统10可以通过各种接口与主机通信。主机可请求存储器系统10的数据处理操作(例如，数据读取操作、数据写入操作、数据擦除操作等)。在发明构思的实施例中，主机可以对应于中央处理器(cpu)、微处理器、应用处理器(ap)等。
27.存储器系统10可以实现为存储装置(诸如，固态驱动器(下文中称为ssd))。然而，发明构思不限于此，并且存储器系统10可以实现为各种装置(诸如，嵌入式多媒体卡(emmc)、通用闪存(ufs)、紧凑型闪存(cf)存储器、安全数字(sd)存储器、微型安全数字(micro-sd)存储器、迷你安全数字(mini-sd)存储器、极限数字(xd)存储器、记忆棒等)。另外，存储器系统10可以实现为个人计算机(pc)、数据服务器、膝上型计算机或手持式装置。手持式装置可以实现为移动电话、智能电话、平板pc、个人数字助理(pda)、企业数字助理(eda)、数字静态相机、数字视频相机、便携式多媒体播放器(pmp)、个人导航装置或便携式导航装置(pnd)、手持式游戏机、或者电子书。根据发明构思的实施例，存储器系统10可以实现为片上系统(soc)。
28.存储器系统10可以包括非易失性存储器装置100和存储器控制器200。
29.非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、电压生成器130和控制逻辑160。
30.存储器单元阵列110可以包括在基底上沿行和列方向布置的多个串(或单元串)。存储器单元阵列110可以包括二维nand存储器阵列或三维(或垂直)nand(vnand)存储器阵列。
31.在发明构思的实施例中，三维(3d)存储器单元阵列110的每个串可以包括在垂直于(或基本垂直于)基底的方向上堆叠的多个存储器单元。换句话说，存储器单元可以在垂直于基底的方向上堆叠并形成三维结构。存储器单元的阵列可以包括活动区域，并且可以布置在硅基底或用于对存储器单元执行操作的电路上。在这种情况下，3d类型的存储器单元阵列110可以以单片(monolithic)方式形成在基底上或形成在基底中的电路的至少一个物理层级(physical level)上。术语“单片”可以指示包括在阵列中的每个层级(level)中的层堆叠在阵列中的每个较低层级的层上。在发明构思的实施例中，3d类型的存储器单元阵列110可以包括在垂直方向上布置的垂直nand串，使得至少一个存储器单元在另一存储器单元上方。
32.存储器单元中的每个可以实现为诸如单层单元(slc)、多层单元(mlc)或三层单元(tlc)的单元类型。可以根据存储器单元的各种单元类型灵活地应用发明构思。
33.在发明构思的实施例中，其公开内容通过引用整体被包含于此的第7,679,133、8,533,466、8,654,587和8,559,235号美国专利以及第2011/0233648号美国专利申请公开公开了以多个层配置的3d存储器单元阵列的配置，其中，字线和/或位线在多个层之间共享。此外，第2012-0051138号美国专利申请公开和第2011-0204400号美国专利申请公开通过引用整体包含于此。然而，将理解的是，根据发明构思的实施例的存储器单元阵列110不限于上述3d类型。
sata)、小型计算机系统接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)、pci快速(pci-e)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、紧凑型闪存(cf)卡接口等)。
44.图2是根据发明构思的实施例的非易失性存储器装置100的框图。对于图2中示出的存储器单元阵列110、行解码器120、电压生成器130和控制逻辑160，可以省略与针对图1中的存储器单元阵列110、行解码器120和电压生成器130的描述相同的描述。
45.结合图1参照图2，非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、电压生成器130、页缓冲器电路140、输入/输出(i/o)电路150和控制逻辑160。非易失性存储器装置100还可以包括与存储器操作相关的各种功能块。
46.存储器单元阵列110的存储单元可以连接到字线wl、串选择线ssl、地选择线gsl和位线bl。存储器单元阵列110可以通过字线wl、串选择线ssl和地选择线gsl连接到行解码器120，并且可以通过位线bl连接到页缓冲器电路140。
47.在发明构思的实施例中，存储器单元阵列110可以通过字线wl、串选择线ssl和地选择线gsl接收字线电压vwl。在发明构思的实施例中，存储器单元阵列110可以直接接收从电压生成器130生成的擦除电压vers，或者可以通过字线wl间接接收擦除电压vres。
48.存储器单元阵列110可以包括作为存储空间的地址区域111。地址区域111可以存储出现漏电流的字线wl的位置信息(例如，地址)。例如，地址区域111可以是缓冲器。然而，此仅为示例，并且存储器单元阵列110可以不包括地址区域111。
49.当存储器单元阵列110不包括地址区域111时，字线wl的位置信息可以由包括非易失性存储器装置100的电子装置的固件独立地处理。例如，其中产生漏电流的字线的位置信息(例如，地址)可以被提供给存储器控制器200并由存储器控制器200中提供的固件(例如，擦除计数器210和故障检测器230)处理。
50.行解码器120可以基于来自控制逻辑160的行地址r_addr来从多条字线wl选择特定字线且提供激活选择的字线的信号。行解码器120可以通过选择的存储器单元或存储器块的字线施加与操作模式对应的字线电压vwl。
51.根据发明构思的实施例，对于擦除操作，行解码器120可以将擦除电压vers和擦除验证电压施加到选择的字线wl，并且将擦除通过电压施加到未选择的字线。在读取操作中，行解码器120可以将读取电压提供给选择的字线并将读取通过电压提供给未选择的字线。
52.行解码器120可以包括传输晶体管121。传输晶体管121可以连接到字线并确定是否通过字线将信号提供给存储器单元。例如，如果存储器单元阵列110包括m条字线，则行解码器120可以包括m个传输晶体管121。将参照图3更详细地描述传输晶体管121的结构。
53.电压生成器130可以包括一个或多个泵，并且可以基于电压控制信号vc根据泵送操作生成具有各种电平的电压。
54.在发明构思的实施例中，电压生成器130可以基于从控制逻辑160提供的电压控制信号vc来生成字线电压vwl。字线电压vwl可以包括用于管理存储器单元中的数据的各种电压。
55.在发明构思的实施例中，电压生成器130可以从控制逻辑160接收电压控制信号vc，并且可以根据电压控制信号vc的类型来生成字线电压vwl和擦除电压vers。例如，电压生成器130可以生成用于将数据存储在存储器单元中的编程电压、用于读取写入存储器单
元中的数据的读取电压和用于擦除写入存储器单元中的数据的擦除电压。另外，电压生成器130可以生成用于激活传输晶体管121的电压(例如，擦除字线电压和块字线电压)。字线电压vwl可以被提供给行解码器120，并且擦除电压vers可以被提供给存储器单元阵列110。
56.页缓冲器电路140可以暂时存储将被编程到存储器单元阵列110的多条数据以及从存储器单元阵列110读取的多条数据。页缓冲器电路140可以包括多个锁存器部分(例如，页缓冲器)。在发明构思的实施例中，每个锁存器部分可以包括与多条位线bl对应的多个锁存器，并且以页为单位存储数据。在发明构思的一些实施例中，页缓冲器电路140可以包括感测锁存器部分，并且感测锁存器部分可以包括与多条位线bl对应的多个感测锁存器。另外，每个感测锁存器可以通过对应的位线连接到其中检测到数据的对应的感测节点。
57.页缓冲器电路140可以通过多条数据线dl连接到i/o电路150。
58.页缓冲器电路140可以响应于列地址信号c-addr而选择位线bl中的一些。在发明构思的实施例中，页缓冲器电路140可以根据操作模式作为写入驱动器或感测放大器操作。例如，在读取操作中，页缓冲器电路140可以作为感测放大器操作并输出存储在存储器单元阵列中的数据，在编程操作中，页缓冲器电路140可以作为写入驱动器操作并输入将被存储在存储器单元阵列110中的数据。
59.根据发明构思的实施例，当将用于擦除操作的字线电压vwl施加到存储器单元阵列110的多个存储器单元时，页缓冲器电路140可以将从位线bl输出的结果信号rs提供给控制逻辑160。控制逻辑160可以基于从页缓冲器电路140接收的结果信号rs来检测多个串之中的未断开的串。
60.i/o电路150可以从外部接收数据或将数据发送到外部。在发明构思的实施例中，i/o电路150可以转换通过数据线dl从页缓冲器电路140接收的二进制数据信号，并且可以通过将转换的信号作为数据发送到外部来执行读取操作。在发明构思的实施例中，i/o电路150可以通过从外部接收数据data并通过数据线dl将数据data发送到页缓冲器电路140来执行编程操作。
61.从控制逻辑160输出的各种内部控制信号可以被提供给行解码器120、电压生成器130和页缓冲器电路140。例如，控制逻辑160可以将行地址信号r_addr提供给行解码器120，将电压控制信号vc提供给电压生成器130，并且将列地址信号c_addr提供给页缓冲器电路140。
62.根据发明构思的实施例，控制逻辑160可以包括擦除计数器161和故障检测器163。控制逻辑160可以响应于第二擦除命令cmd_e和/或地址addr而驱动擦除计数器161和故障检测器163。
63.擦除计数器161可以对包括在存储器单元阵列110中的存储器块的擦除频率进行计数。存储器块的擦除频率可以等于连接到每个存储器单元的字线的擦除频率，因此，可以通过对来自多条字线wl的每条字线的擦除频率进行计数来获得相同的技术效果。
64.根据发明构思的实施例，控制逻辑160可以基于存储器块的由擦除计数器161基于第二擦除命令cmd_e计数的擦除频率(换句话说，字线的擦除频率)来确定是否进入第一擦除模式。每当擦除频率达到参考值时，控制逻辑160可以进入第一擦除模式。例如，每当擦除频率达到十的倍数时，控制逻辑160可以进入第一擦除模式。作为另一示例，为了管理非易失性存储器装置100的功率，每当擦除频率达到十的倍数或一百的倍数时，控制逻辑160可
以进入第一擦除模式。然而，发明构思不限于上述值。
65.在发明构思的实施例中，作为进入第一擦除模式的结果，控制逻辑160可以施加电压，使得传输晶体管121的栅极-源极电位差为第一电平。在发明构思的实施例中，与正常擦除模式下的栅极-源极电位差相比，第一擦除模式下的栅极-源极电位差可以向下移动。结果，可以更灵敏地感测在沟道之间出现的漏电流。
66.在发明构思的实施例中，故障检测器163可以通过感测漏电流来检测字线中的漏电流。根据发明构思的实施例，故障检测器163可以接收结果信号rs，并且可以基于传输晶体管121的阈值电压、栅极-源极电位差和漏极-源极电位差来检测字线中的漏电流。另外，故障检测器163可以检测作为由于漏电流引起的电压改变值的漏电压。
67.根据发明构思的实施例，控制逻辑160可以基于结果信号rs从多条字线wl检测其中出现漏电流的字线。在发明构思的实施例中，当由于漏电流引起的漏电压大于第一阈值时，故障检测器163可以识别出传输晶体管121被截止。结果，故障检测器163可以检测其中出现漏电流的字线。
68.在发明构思的实施例中，在识别漏电流之后，控制逻辑160可以在不接收其他命令的情况下进入第二擦除模式。当在第二擦除模式下时，控制逻辑160可以施加电压，使得传输晶体管121的栅极-源极电位差为第二值。在发明构思的实施例中，第二擦除模式下的栅极-源极电位差可以再次增大。将参照图3更详细地描述栅极-源极电位差，并且将参照图8更详细地描述第一擦除模式和第二擦除模式。
69.在发明构思的实施例中，擦除计数器161和故障检测器163可以被实现为处理电路(诸如，包括在控制逻辑160内或连接到控制逻辑160的硬件)，或可以实现为硬件和软件的组合(诸如，被配置为运行执行擦除计数功能和故障检测功能的软件的处理器)。具体地，处理电路可以被实现为中央处理器(cpu)、被配置为执行算术和逻辑运算以及位移位的算术逻辑单元、数字信号处理器(dsp)、微处理器、专用集成电路(asic)等，但不限于此。
70.在发明构思的实施例中，对存储器块的擦除频率进行计数的擦除计数器161和检测存储器块的故障的故障检测器163可以不在控制逻辑160中被操作，并且可以在非易失性存储器装置100的外部单独地被操作。根据发明构思的实施例，通过存储器控制器200的固件，可以操作对存储器块的擦除频率进行计数的擦除计数器210和检测存储器块的故障的故障检测器230。擦除计数器210和故障检测器230可以是实现为包括在存储器控制器200中的硬件或利用处理器中的软件实现的功能部分。将参照图4b更详细地描述对非易失性存储器装置100中的擦除进行计数和检测非易失性存储器装置100中的故障的操作。
71.根据发明构思的实施例，在下文中将描述通过存储器控制器200的固件，对存储器块的擦除频率进行计数的擦除计数器210和检测存储器块的故障的故障检测器230的情况。
72.根据发明构思的实施例，控制逻辑160可以基于第一擦除命令cmd_se进入第一擦除模式。在第一擦除模式下，控制逻辑160可以施加电压，使得传输晶体管121的栅极-源极电位差为第一电平。在发明构思的实施例中，与正常擦除模式下的栅极-源极电位差相比，第一擦除模式下的栅极-源极电位差可以下降。结果，可以更灵敏地感测在沟道之间出现的漏电流。
73.根据发明构思的实施例，控制逻辑160可以基于第二擦除命令cmd_e进入第二擦除模式。在第二擦除模式下，控制逻辑160可以施加电压，使得传输晶体管的栅极-源极电位差
为第二值。在发明构思的实施例中，第二擦除模式下的栅极-源极电位差可以再次增大。
74.擦除计数器210和故障检测器230可以基于包括在数据中的字线电压信号来确定传输晶体管121是否被截止，并且可以确认漏电流的出现作为确定的结果。在发明构思的实施例中，故障检测器230可以无延迟地将其中产生漏电流的字线并将连接到该字线的存储器块确定为故障。在这种情况下，存储器控制器200可以标记地址以防止将数据写入被确定为故障的存储器块，并且可以调整逻辑地址与物理地址的映射，使得数据被写入除了被确定为故障的存储器块的地址之外的不同地址。将参照图4a更详细地描述通过存储器控制器200的固件对存储器块的擦除频率进行计数的擦除计数器210和检测存储器块的故障的故障检测器230的情况。
75.根据发明构思的实施例的非易失性存储器装置100在执行擦除操作时可以检测由于未断开的串而出现的漏电流，并且可以将其中产生漏电流的存储器块确定为故障。另外，根据发明构思的实施例的非易失性存储器装置100可以识别在数据被编程之前产生漏电流的字线，并且因此可以防止在对未断开的串进行编程时发生的存储器块的不可校正的错误。
76.图3是根据发明构思的实施例的传输晶体管121和存储器单元的电路图。
77.参照图3，传输晶体管121可以通过字线wl连接到包括在存储器单元阵列110中的一个存储器单元。传输晶体管121可以接收在电压生成器130中生成的字线电压vwl，并且存储器单元可以接收在电压生成器130中生成的擦除电压vers。在发明构思的实施例中，提供给传输晶体管121的字线电压vwl可以包括擦除字线电压verswl和块字线电压vblkwl。例如，擦除字线电压verswl可以直接被输入到传输晶体管121的源极端子s，并且块字线电压vblkwl可以直接被输入到传输晶体管121的栅极端子g。擦除电压vers可以直接从在电压生成器130处生成的电压被提供，但不限于此，并且擦除电压vers可以首先被传输到行解码器120，然后通过字线wl被提供。
78.由于三维存储器单元阵列工艺中的物理限制，可能在串之间产生漏电流。由于漏电流，存储器单元的电荷可能移动到字线wl上，并且在字线wl上可能发生电位变化。例如，由于漏电流，字线wl的电压会增大。
79.电压生成器130可以生成激活传输晶体管121的电压(例如，擦除字线电压verswl和块字线电压vblkwl)。
80.在发明构思的实施例中，擦除字线电压verswl可以被施加到传输晶体管121的源极端子s，并且块字线电压vblkwl可以被施加到传输晶体管121的栅极端子g。传输晶体管121的漏极端子d可以与字线wl接触。换句话说，漏极端子d可以将传输晶体管121连接到字线wl。在发明构思的实施例中，为了便于解释，源极端子s和漏极端子d分别被示出为在图3的左侧和图3的右侧。然而，发明构思不限于此，并且源极端子s和漏极端子d的位置可以根据漏电流的流动和形成通道的各种方法而彼此改变。
81.当提供给栅极端子g的块字线电压vblkwl超过传输晶体管121的阈值电压时，传输晶体管121可以处于活动状态，并且通道可以被形成。例如，当块字线电压vblkwl是三伏特(v)并且传输晶体管121的阈值电压vth是1.4v时，传输晶体管121可以处于活动状态。
82.根据发明构思的实施例，当施加到传输晶体管121的源极端子s的擦除字线电压verswl比块字线vblkwl与阈值电压之间的差小时，可以保持形成在传输晶体管121中的通
道。然而，当存在漏电流时，字线wl的电位升高，因此，施加到传输晶体管121的源极端子s的擦除字线电压verswl接近块字线电压vblkwl与阈值电压之间的差。在这种情况下，传输晶体管121可以处于深三极管(deep-triode)状态或浮置状态。例如，当块字线电压vblkwl与阈值电压之间的差为1.6v并且擦除字线电压verswl为0.7v时，字线wl的增大的电位由于漏电流而接近0.9v，因此，传输晶体管121可以通过处于浮置状态而被截止。
83.根据发明构思的实施例，非易失性存储器装置100(见图1)可以根据两种擦除模式来执行不同的擦除操作，并且传输晶体管121可以根据两种擦除模式被不同地切换。
84.现在将描述第一擦除模式。根据发明构思的实施例，栅极-源极电位差vgs可以从第一值下降到比第一值小的第二值，栅极-源极电位差vgs是施加有擦除字线电压verswl的源极端子s与施加有块字线电压vblkwl的栅极端子g之间的电位差。在发明构思的实施例中，当擦除字线电压verswl增大而块字线电压vblkwl恒定时，栅极-源极电位差vgs可以下降。在发明构思的实施例中，当块字线电压vblkwl下降而擦除字线电压verswl恒定时，栅极-源极电位差vgs可以下降。另外，根据发明构思的实施例，随着擦除字线电压verswl增大并且块字线电压vblkwl下降，栅极-源极电位差vgs可以下降。
85.[等式1]
[0086]verswl
v
leak
≥v
blkwl-v
th
[0087]
参照等式1，在发明构思的实施例中，当擦除字线电压verswl(或v
erswl
)与作为由于漏电流引起的电压变化值的漏电压vleak(或v
leak
)的总和等于或大于块字线电压vblkwl(或v
blkwl
)与阈值电压vth(或v
th
)之间的差时，传输晶体管121可以被截止。当传输晶体管121被截止时，可以防止到连接到被截止的传输晶体管121的字线wl的信号传输，从而实现对连接到被截止的传输晶体管121的字线wl的开关控制(switch)，并且因此，连接到字线wl的存储器块可以被确定为故障。如上所述，被确定为故障的存储器块的地址可以被存储在存储器单元阵列110的地址区域111(见图2)中，或者可以由固件处理。
[0088]
参照等式1，根据发明构思的实施例，当擦除字线电压verswl增大而块字线电压vblkwl恒定(换句话说，栅极-源极电位差vgs下降)时，等式1的左侧部分相对增大，因此，即使由于漏电压vleak的相对小的变化，传输晶体管121也可以被容易地截止。
[0089]
再次参照等式1，根据发明构思的实施例，当块字线电压vblkwl下降而擦除字线电压verswl恒定时，等式1的右侧部分相对减小，因此，即使由于漏电压vleak的相对小的变化，传输晶体管121也可以被容易地截止。
[0090]
根据发明构思的实施例，在第一擦除模式下，擦除字线电压verswl可以上升到1.4v，并且用于检测字线的故障的第一验证电压vvrf1(见图11)的电压参考电平可以被设置为1.6v。即使产生仅0.2v的漏电压vleak也会超过第一验证电压vvrf1电平，因此，故障检测器163(见图1)也可以容易地检测到字线的故障。
[0091]
等式1可以再次概括如下。
[0092]
[等式2]
[0093]vleak
≥v
gs-v
th
[0094]
参照等式2，擦除字线电压verswl是传输晶体管121的源极端子s的电压，并且块字线电压vblkwl是传输晶体管121的栅极端子g的电压，因此，等式1的擦除字线电压verswl可以移到右侧。结果，块字线电压vblkwl与擦除字线电压verswl之间的差可以简写为栅极-源
极电位差vgs(或v
gs
)。在发明构思的实施例中，栅极-源极电位差vgs与阈值电压vth之间的差可以被称为过驱动电压。
[0095]
根据发明构思的实施例，当漏电压vleak大于栅极-源极电位差vgs与阈值电压vth之间的差(换句话说，过驱动电压)时，传输晶体管121可以被截止(或者处于深三极管状态)。结果，由于栅极-源极电位差vgs的减小，可以提高对出现在字线wl中的漏电流的感测灵敏度。
[0096]
在下文中描述的是第二擦除模式。根据发明构思的实施例，栅极-源极电位差vgs可以从第二值增大到比第二值大的第一值。在这种情况下，可以根据擦除电压vers执行存储器单元的擦除操作。例如，与第一擦除模式下的1.4v相比，擦除字线电压verswl可以在第二擦除模式下下降到0.7v。换句话说，第二模式的擦除字线电压verswl可以是第一模式的擦除字线电压verswl的一半。与用于检测字线的故障的第一验证电压vvrf1不同，用于验证擦除操作的第二验证电压vvrf2(见图11)的电压参考电平可以被设置为0.8v。因此，在第二擦除模式下，相对降低的擦除字线电压verswl可以执行正常擦除操作。
[0097]
根据发明构思的实施例，非易失性存储器装置100执行擦除操作两次。然而，在第一擦除模式下，其中漏电流以等于或大于第一阈值的量进行流动的故障字线(或故障存储器块)被检测到。在这种情况下，在仅将以上故障字线确定为故障之后执行正常擦除操作，因此，与确定所有字线的故障相比，该处理可以更快。换句话说，在发明构思的实施例中，在仅确定一条故障字线之后执行正常擦除操作。
[0098]
图4a是用于描述根据发明构思的实施例的存储器系统的故障检测方法的流程图，并且图4b是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图。结合图1和图2参照图4a和图4b。
[0099]
图4a示出了存储器控制器200的固件操作用于对存储器块的擦除频率进行计数的擦除计数器210和用于检测存储器块的故障的故障检测器230的情况。
[0100]
参照图4a，在操作s105中，包括在存储器控制器200中的擦除计数器210可以对在非易失性存储器装置100中执行的擦除操作的频率进行计数。例如，擦除计数器210可以对在非易失性存储器装置100中执行的擦除操作的数量(即，次数)进行计数。
[0101]
在操作s110中，擦除计数器210可以确定擦除操作的频率达到预设参考值(例如，十的倍数或一百的倍数)的时间。如果擦除操作的频率没有达到预设参考值，则该方法等待在操作s155中将发出的第二擦除命令。当擦除操作的频率达到预设参考值时，该方法进行到操作s115。
[0102]
在操作s115中，存储器控制器200可以发出第一擦除命令cmd_se。第一擦除命令cmd_se是命令非易失性存储器装置100进入第一擦除模式的信号。
[0103]
在操作s120中，当发出第一擦除命令cmd_se时，将第一擦除命令cmd_se从存储器控制器200发送到非易失性存储器装置100。
[0104]
在操作s125中，非易失性存储器装置(nvm)100可以通过接收第一擦除命令cmd_se来进入第一擦除模式。在第一擦除模式下，非易失性存储器装置100可以通过施加虚设电压来确认存储器单元的状态。例如，虚设电压可以施加到存储器单元。在发明构思的实施例中，控制逻辑160可以向电压生成器130提供用于生成虚设电压的电压控制信号vc，并且行解码器120可以通过多条字线wl向存储器单元阵列110提供虚设电压。
[0105]
在操作s130中，在第一擦除模式下，非易失性存储器装置100可以施加电压，使得传输晶体管121的栅极-源极电位差vgs具有第一值。在发明构思的实施例中，控制逻辑160可以将电压控制信号vc提供给电压生成器130，并且将字线电压vwl提供给行解码器120。这里，电压控制信号vc用于降低传输晶体管121的栅极端子g的电压或增大传输晶体管121的源极端子s的电压。结果，传输晶体管121的栅极端子g的电位可以降低，或者传输晶体管121的源极端子s的电位可以增大。
[0106]
在操作s135中，可以检测在字线中出现的漏电流。在发明构思的实施例中，当传输晶体管121的栅极端子g的电位降低或传输晶体管121的源极端子s的电位增大时，漏电流的感测灵敏度可以增加，因此，即使漏电流的量相对小，传输晶体管121也可以被截止或处于深三极管区域中。由于传输晶体管121被截止，所以确认已经出现等于或大于第一阈值的漏电流。当未检测到漏电流时，该方法进行到操作s165；并且当检测到漏电流时，该方法进行到操作s140。
[0107]
在操作s140中，生成故障信息。故障信息可以包括存在漏电流的字线和连接到该字线的存储器块的位置信息。
[0108]
在操作s145中，可以将故障信息包括在数据中并且将故障信息从非易失性存储器装置100提供给存储器控制器200。
[0109]
在操作s150中，存储器控制器200可以基于数据来确认漏电流，并将在数据中识别的字线确定为故障。根据发明构思的实施例，故障检测器230可以基于字线是否被激活或者包括在行解码器120中的传输晶体管121是否被截止来检测漏电流的产生。例如，故障检测器230可以基于在漏电流达到特定阈值或更高时传输晶体管121是否被截止来确认字线是否故障。另外，当字线故障时，故障检测器230可以将连接到该字线的存储器块确定为故障。
[0110]
在操作s155中，在确认字线中是否出现漏电流之后，存储器控制器200可以发出第二擦除命令cmd_e。
[0111]
在操作s160中，当发出第二擦除命令cmd_e时，可以将第二擦除命令cmd_e发送到非易失性存储器装置100。
[0112]
在操作s165中，非易失性存储器装置100可以通过接收第二擦除命令cmd_e进入第二擦除模式，并且可以施加电压使得传输晶体管121的栅极-源极电位差vgs具有第二值。在发明构思的实施例中，控制逻辑160可以将电压控制信号vc提供给电压生成器130，其中，电压控制信号vc使传输晶体管121的栅极端子g的电压增大或使传输晶体管121的源极端子s的电压降低，并且电压生成器130可以将字线电压vwl提供给行解码器120。结果，传输晶体管121的栅极-源极电位差vgs可以具有比第一擦除模式下的第一值大的第二值。
[0113]
在操作s170中，非易失性存储器装置100可以完成存储器块的擦除操作。
[0114]
图4b是在非易失性存储器装置100自身中执行擦除计数和故障检测的情况的图。参照图4b，在操作s210中，可以重复地向非易失性存储器装置100的存储器单元写入数据/从非易失性存储器装置100的存储器单元删除数据。控制逻辑160的擦除计数器161可以对连接到存储器单元的字线wl的擦除频率进行计数，以确定存储器单元的擦除频率。换句话说，擦除计数器161可对存储器单元已被擦除的数量进行计数。
[0115]
在操作s220中，擦除计数器161可以确定擦除频率是否达到参考值。在发明构思的实施例中，参考值可以预设为多个值(诸如，十的倍数或一百的倍数)之一。参考值不限于描
述的值，并且可以为了功率控制和/或漏电流检测的效率而进行各种改变。
[0116]
当漏电流未达到参考值时，擦除操作可以转换到第二擦除模式(到操作s270)。换句话说，擦除操作可以跳到第二擦除模式。
[0117]
在操作s230中，当擦除频率达到参考值时，控制逻辑160可以将虚设电压施加到存储器单元。在发明构思的实施例中，施加到存储器单元的虚设电压可以用于通过将数据临时编程到存储器单元(例如，将编程电压进行缓冲)来感测在字线wl中产生的漏电流。
[0118]
在操作s240中，处于第一擦除模式的非易失性存储器装置100可以减小传输晶体管121的栅极-源极电位差vgs。根据发明构思的实施例，控制逻辑160可以向电压生成器130提供用于减小栅极-源极电位差vgs的电压控制信号vc，并且电压生成器130可以向行解码器120和/或存储器单元阵列110提供被生成用于减小栅极-源极电位差vgs的字线电压vwl。作为操作s240的结果，栅极-源极电位差vgs可以具有第一值。
[0119]
在操作s250中，故障检测器163可以检测漏电流。由于相邻的串的接近而产生的漏电流可以增大字线wl的电压，并且由于栅极-源极电位差vgs被减小以更精确地感测该漏电流，因此漏电流可以被更容易地检测。
[0120]
当未检测到漏电流时，可以将擦除操作转换到第二擦除模式(到操作s270)。
[0121]
在操作s260中，当由于漏电流引起的漏电压vleak超过阈值时，传输晶体管121会被截止。在发明构思的实施例中，由于传输晶体管121被截止并且字线电压vwl未被施加到存储器单元，因此故障检测器163可以将字线wl确定为故障。连接到字线wl的存储单元的信息(例如，地址等)通过直接存储在包括在存储器单元阵列110中的地址区域111中或存储在非易失性存储器装置100的外部而被固件引用。结果，该信息被处理以使得非易失性存储器装置100不向被确定为故障的存储器单元写入数据。
[0122]
在操作s270中，非易失性存储器装置100可以进入第二擦除模式。根据到第二擦除模式的转换，控制逻辑160可以将传输晶体管121的栅极-源极电位差vgs增大到第二值。
[0123]
在操作s280中，非易失性存储器装置100可以对存储器单元执行正常擦除操作。在发明构思的实施例中，可以基于第二验证电压vvrf2的电压参考电平来执行对擦除操作的验证。
[0124]
图5是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图。图5是用于更详细地描述图4a的操作s130或图4b的操作s240的流程图。结合图1和图3参照图4a和图4b。
[0125]
在操作s125(或操作s230)被执行之后，在第一擦除模式下，非易失性存储器装置100的控制逻辑160可以降低传输晶体管121的栅极-源极电位差vgs。作为降低栅极-源极电位差vgs的示例描述了两种方法。
[0126]
根据操作s131，作为减小栅极-源极电位差vgs的方法，可以增大传输晶体管121的源极端子s的电压。换句话说，源极端子s的电压可以上移。再次参照等式1，当施加到源极端子s的电压的擦除字线电压verswl的电压增大时，相对小的漏电流的出现可以被容易地感测。
[0127]
根据操作s133，作为减小栅极-源极电位差vgs的另一方法，可以减小传输晶体管121的栅极端子g的电压。换句话说，传输晶体管121的栅极端子g的电压可以下移。再次参照等式1，当施加到栅极端子g的电压的块字线电压vblkwl的电压减小时，相对小的漏电流可
以被容易地检测。
[0128]
在执行操作s131或操作s133之后，可以执行操作s135(或操作s250)。
[0129]
图6是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图。图6是用于更详细地描述图4a的操作s135或图4b的操作s250的流程图。结合图4a和图4b参照图6。
[0130]
在跟随操作s130(或操作s240)的操作s137中，包括在控制逻辑中的故障检测器163或包括在存储器控制器200中的故障检测器230可以各自将栅极-源极电位差vgs与阈值电压vth之间的差与由于漏电流而产生的漏电压进行比较。
[0131]
在发明构思的实施例中，擦除字线电压verswl是传输晶体管121的源极端子s的电压，并且块字线电压vblkwl是传输晶体管121的栅极端子g的电压，因此，如上所述，块字线电压vblkwl与擦除字线电压verswl之间的差可以简写为栅极-源极电位差vgs。在发明构思的实施例中，栅极-源极电位差vgs与阈值电压vth之间的差是过驱动电压。在这种情况下，故障检测器163可以将过驱动电压与漏电压vleak进行比较，并且当漏电压vleak大于或等于过驱动电压时，故障检测器163可以检测到漏电流。此后，当漏电压vleak大于过驱动电压时，方法进行到操作s140(或操作s260)，否则，方法进行到操作s165(操作s270)。
[0132]
图7是用于描述根据发明构思的实施例的非易失性存储器装置的故障检测方法的流程图。图7是用于更详细地描述图4a的操作s150和图4b的操作s260的流程图。结合图1和图3参照图7。
[0133]
在执行操作s145(或操作s250)之后的操作s151中，可以识别出由于漏电流的产生而导致的传输晶体管121的截止。当漏电压vleak增大到比过驱动电压(换句话说，vgs-vth)大时，传输晶体管121的截止可以通过使传输晶体管121浮置被执行。
[0134]
在操作s153中，故障检测器163或230可以将连接到被浮置的传输晶体管121的字线wl确定为故障。在这种情况下，如上所述，连接到被确定为故障的字线wl的存储器单元的信息可以存储在地址区域111中或由在外部操作的固件处理。之后，该方法可以进行到操作s155(或操作s270)。
[0135]
图8是示出根据发明构思的实施例的施加到传输晶体管和存储器单元的电压随时间的曲线图。在图8中示出的曲线图中，横轴表示时间t，纵轴表示电压v。在图8中，相对于同一时间轴示出了作为施加到存储器单元的电压的擦除电压vers、以及施加到传输晶体管121的字线电压vwl之中的块字线电压vblkwl和擦除字线电压verswl。结合图2和图3参照图8。
[0136]
在时间点t1，当进入第一擦除模式(例如，擦除模式1)时，擦除电压vers可以恒定地斜升。在时间点t1与时间点t2之间恒定斜升的擦除电压vers的斜升时段是第一斜升时段trp1。由于存储器单元的重复操作，传输晶体管121已经被激活，因此，提供给传输晶体管121的栅极端子g的块字线电压vblkwl可以保持先前的电压电平。另一方面，当进入第一擦除模式时，擦除字线电压verswl可以移到比低电平高的电平。例如，擦除字线电压verswl可以在时间点t1与时间点t2之间具有第一高电平。在时间点t1与时间点t2之间，栅极-源极电位差vgs可以保持第一值vgs1。
[0137]
在时间点t2，达到与第一擦除模式对应的第一电压电平vers1的擦除电压vers可以在时间点t2保持电压电平。擦除电压vers的电压电平可以在时间点t2与时间点t3之间
(这被称为第一擦除时段ters1)恒定地保持为第一电压电平vers1。换句话说，对于第一擦除时段ters1，可以执行根据第一擦除模式的非易失性存储器装置100的擦除操作。块字线电压vblkwl可以在达到时间点t2之后减小，或可选择地，擦除字线电压verswl可以在达到时间点t2之后增大。例如，擦除字线电压verswl可以在时间点t2与时间点t3之间具有第二高电平。在图8中，为了便于解释，同时示出了块字线电压vblkwl的减小和擦除字线电压verswl的增大。然而，如上所述，发明构思的实施例可以包括块字线电压vblkwl和擦除字线电压verswl中的仅一者的改变。结果，栅极-源极电位差vgs可以从第一值vgs1减小到第二值vgs2。
[0138]
在时间点t3，擦除电压vers可以不断减小并恢复进入第一擦除模式之前的电压电平。擦除电压vers下降并恢复先前电压电平的时段是第一恢复时段trc1。在时间点t3与时间点t4之间，块字线电压vblkwl和擦除字线电压verswl的电压电平可以被保持。
[0139]
在时间点t4，擦除电压vers可以保持低电平。为了验证根据第一擦除模式的擦除操作，块字线电压vblkwl可以增大，并且擦除字线电压verswl可以减小。换句话说，在时间点t4与时间点t5之间，可以执行对根据第一擦除模式的擦除操作的验证操作。
[0140]
在时间点t5，当进入第二擦除模式(例如，擦除模式2)时，擦除电压vers可以恒定地斜升。在时间点t5与时间点t6之间恒定地斜升的擦除电压vers的斜升时段是第二斜升时段trp2。在发明构思的实施例中，第一擦除模式和第二擦除模式下的斜升时段可以彼此不同。
[0141]
在时间点t6，达到与第二擦除模式对应的第二电压电平vers2的擦除电压vers可以在时间点t6保持电压电平。在时间点t6与时间点t7之间恒定地保持的擦除电压vers的保持时段是第二擦除时段ters2。在发明构思的实施例中，第二电压电平vers2可以与第一电压电平vers1不同，并且第二擦除时段ters2可以与第一擦除时段ters1不同。换句话说，对于第二擦除时段ters2，可以执行根据第二擦除模式的非易失性存储器装置100的正常擦除操作。
[0142]
在时间点t7，擦除电压vers可以不断减小并恢复进入第二擦除模式之前的电压电平。擦除电压vers减小并恢复先前电压电平的时段是第二恢复时段trc2。在发明构思的实施例中，第二恢复时段trc2可以与第一恢复时段trc1不同。
[0143]
块字线电压vblkwl可以在达到时间点t5之后减小，或可选择地，擦除字线电压verswl可以在达到时间点t5之后增大。例如，擦除字线电压verswl可以在时间点t5与时间点t8之间具有第三高电平。在图8中，为了便于解释，同时示出了块字线电压vblkwl的减小和擦除字线电压verswl的增大。然而，如上所述，发明构思的实施例可以包括块字线电压vblkwl和擦除字线电压verswl中的仅一者的改变。结果，在时间点t5与时间点t8之间，各自提供给传输晶体管121的栅极端子g和源极端子s的块字线电压vblkwl和擦除字线电压verswl可以保持先前的电压电平。例如，在时间点t5与时间点t8之间，栅极-源极电位差vgs可以保持第三值vgs3，并且这可以与第一擦除模式下栅极-源极电位差vgs的减小不同。
[0144]
图9是根据发明构思的实施例的存储器单元阵列110的图。
[0145]
存储器单元阵列110可以包括多个存储器块blk1至blkz。存储器块blk1至blkz中的每个可以具有三维结构(或垂直结构)。例如，存储器块blk1至blkz中的每个可以包括在第一方向、第二方向和第三方向上延伸的结构。存储器块blk1至blkz中的每个可以包括在
第二方向上延伸的多个单元串。多个单元串可以在第一方向和第三方向上彼此分开。一个存储器块中的单元串连接到多条位线bl、多条串选择线ssl、多条字线、一条地选择线或多条接地选择线gsl、以及公共源极线。多个存储器块blk1至blkz中的单元串可以共享多条位线bl。例如，多条位线bl可以在第二方向上延伸并且在多个存储器块blk1至blkz中被共享。
[0146]
存储器块blk1至blkz可以由图1中示出的行解码器120选择。例如，行解码器120可以被配置为在存储器块blk1至blkz之中选择与接收的地址addr对应的存储器块。可以在选择的存储器块中执行编程操作、读取操作和擦除操作。
[0147]
图10a至图10c是用于描述根据发明构思的实施例的非易失性存储器装置的擦除操作的曲线图。曲线图的横轴指示阈值电压vth，并且纵轴指示操作的单元的数量。结合图1至图3和图8参照图10a至图10c。
[0148]
参照图10a，当存储器单元类型是单层单元(slc)时，存储器单元可以对应于擦除状态e和第一编程状态p1中的任何一个。通道不形成于包括在由于漏电流而产生的未断开的(n/o)串中的n/o串单元中，因此，可以看出的是，n/o存储器单元具有比处于最高编程状态p1的存储器单元的阈值电压大的阈值电压，而不管实际阈值电压如何。因此，验证电压vvrfa可以具有比用于验证最高编程状态p1的参考值vp1的电平高的电平。
[0149]
参照图10b，当存储器单元类型是多层单元(mlc)时，存储器单元可以对应于擦除状态e和第一编程状态p1至第三编程状态p3中的任何一个。由于通道未形成于包括在n/o串中的存储器单元中，因此可以认为的是，包括在n/o串中的存储器单元具有比处于最高编程状态p3的存储器单元的阈值电压大的阈值电压。因此，验证电压vvrfb可以具有比用于验证最高编程状态p3的参考电压vp3的电平高的电平。在图10b中，vp1至vp2分别表示用于验证编程状态p1至p2的参考电压。
[0150]
参照图10c，当存储器单元类型是三层单元(tlc)时，存储器单元可以对应于擦除状态e、第一编程状态p1至第七编程状态p7中的任何一个，并且因为通道未形成于包括在n/o串中的存储器单元中，所以包括在未断开的串中的存储器单元可以被识别为具有比处于最高编程状态p7的存储器单元的阈值电压大的阈值电压。因此，验证电压vvrfc可以具有比用于验证最高编程状态p7的参考电压vp7的电平高的电平。在图10c中，vp1至vp6分别表示用于验证编程状态p1至p6的参考电压。
[0151]
图11的(a)和(b)是用于描述根据发明构思的实施例的非易失性存储器装置的擦除操作的曲线图。与图10a至图10c相比较地示出了图11中的曲线图。结合图1至图3和图10a至图10c参照图11。
[0152]
参照图11的(a)，当进入第一擦除模式时，可以编程用于验证的虚设电压。编程的虚设电压可以高于第一验证电压vvrf1。根据发明构思的实施例，在第一擦除模式下，擦除字线电压verswl可以增大。由于用于检测漏电流的第一验证电压vvrf1可以比擦除字线电压versw1的上限大，因此当未生成由于漏电流的产生而引起的漏电压vleak时，对应的字线可以被确定为正常。然而，当产生的漏电压超过第一阈值(例如，过驱动电压)时，在擦除字线电压verswl中还发生由于漏电压vleak引起的电位的增大，因此，可以检测到超过第一验证电压vvrf1的电压增大。在这种情况下，故障检测器163可以将对应的字线wl确定为故障。
[0153]
参照图11的(b)，当进入第二擦除模式时，擦除字线电压verswl可以减小。在这种情况下，虽然擦除字线电压verswl可以根据存储器单元阵列110的存储器类型(例如，slc、
mlc和tlc)而变化，但是用于正常地擦除存储器单元的操作可以被执行。在这种情况下，比第一验证电压vvrf1低的第二验证电压vvrf2可以用于擦除操作。
[0154]
图12是用于描述根据发明构思的实施例的非易失性存储器装置100的擦除操作的表。
[0155]
根据情况1，当执行根据第一擦除模式的擦除操作但未检测到故障(通过)时，可以连续地执行根据第二擦除模式的擦除操作。当在第一擦除模式和第二擦除模式下未检测到故障(通过)时，可以解释为未检测到漏电流，并且因此，可以理解的是，未产生在存储器单元阵列上的相邻的串上流动的漏电流(通过)。
[0156]
根据情况2，当在第一擦除模式下未检测到故障(通过)但在第二擦除模式下检测到故障(故障)时，可以解释为产生了漏电流但未被正确地检测到。根据发明构思的实施例，尽管栅极-源极电位差vgs减小但漏电流未被检测到的情况可以被称为不可校正错误(uecc)。
[0157]
根据情况3，当在第一擦除模式下检测到故障(故障)时，可以将连接到对应的字线wl的存储器块确定为坏块。结果，在新写入数据之前，通过采取不使用发生故障的存储器块的措施，可以增大数据的可靠性。
[0158]
图13a和图13b是根据发明构思的示例性实施例的存储器单元阵列110的立体剖视图。结合图1参照图13a和图13b。
[0159]
进一步参照图13a和图13b，设置了基底1110。说明性地，基底1110可以是具有第一导电类型的阱。在第一方向上延伸并且在第二方向上彼此分开的多个公共源极区域csr可以设置在基底1110上。多个公共源极区域csr可以共同地连接并构成公共源极线。多个公共源极区域csr具有与基底1110的导电类型不同的第二导电类型。在多个公共源极区域csr之中的相邻的两个公共源极区域csr之间，可以在基底1110上沿第三方向(换句话说，垂直于或基本垂直于基底1110的方向)顺序地设置多个绝缘材料1120和1120a。多个绝缘材料1120和1120a可以在第三方向上彼此分开。多个绝缘材料1120和1120a可以在第一方向上延伸。
[0160]
在彼此相邻的两个公共源极区域csr之间，可以设置在第一方向上顺序布置并且在第三方向上穿透多个绝缘材料1120和1120a的多个柱pl。例如，多个柱pl可以穿透绝缘材料1120和1120a并与基底1110接触。例如，在彼此相邻的两个公共源极区域csr之间，柱pl可以在第一方向上彼此分开。柱pl可以在第一方向上布置成行。
[0161]
例如，多个柱pl可以包括多个柱。例如，柱pl可以包括沟道膜1140和内部材料1150。沟道膜1140可以包括具有第一导电类型的半导体材料(例如，硅)。沟道膜1140可以包括具有与基底1110的导电类型相同的导电类型的半导体材料(例如，硅)。沟道膜1140可以包括不具有导电类型的本征半导体。
[0162]
内部材料1150可以包括绝缘材料。例如，内部材料1150可以包括绝缘材料(诸如，氧化硅)。例如，内部材料1150可以包括气隙。在彼此相邻的两个公共源极区域csr之间，信息存储膜1160可以设置在绝缘材料1120和1120a以及柱pl的暴露的表面上。信息存储膜1160可以通过捕获电荷和泄漏电荷来存储信息。
[0163]
在彼此相邻的两个公共源极区域csr之间以及在绝缘材料1120与1120a之间，导电材料cm1至cm8设置在信息存储膜1160的暴露的表面上。导电材料cm1至cm8可以在第一方向上延伸。在公共源极区域csr上，导电材料cm1至cm8可以通过字线切口wl_cut分离。字线切
口wl_cut可以暴露公共源极区域csr。字线切口wl_cut可以在第一方向上延伸。例如，导电材料cm1至cm8可以包括金属导电材料。导电材料cm1至cm8可以包括非金属导电材料(诸如，多晶硅)。
[0164]
例如，设置在绝缘材料1120和1120a之中的位于最上部处的绝缘材料的顶表面上的信息存储膜1160可以被去除。例如，设置在绝缘材料1120和1120a的侧表面之中的与柱pl对应的侧表面上的信息存储膜1160可以被去除。
[0165]
多个漏极1200可以设置在多个柱pl上。说明性地，漏极1200可以包括具有第二半导体类型的半导体材料(例如，硅)。例如，漏极1200可以包括具有第n导电类型的半导体材料(例如，硅)。
[0166]
在第二方向上延伸并且在第一方向上彼此分开的位线bl可以设置在漏极1200上。位线bl连接到漏极1200。说明性地，漏极1200和位线bl可以通过接触插塞连接。例如，位线bl可以包括金属导电材料。例如，位线bl可以包括非金属导电材料(诸如，多晶硅)。导电材料cm1至cm8可以根据自基底1110的顺序(例如，距离)分别具有第一高度至第八高度。
[0167]
多个柱pl可以与信息存储膜1160和多个导电材料cm1至cm8一起形成多个串。多个柱pl可以各自与信息存储膜1160中的每个和相邻的导电材料cm1至cm8中的每个一起形成串。在基底1110上，可以在行方向和列方向上设置柱pl。第八导电材料cm8可以构成行。连接到同一第八导电材料的柱可以构成行。位线bl可以构成列。连接到同一位线bl的柱可以构成列。柱pl与信息存储膜1160和多个导电材料cm1至cm8一起构成在行方向和列方向上布置的多个串。每个串可以包括在垂直于或基本垂直于基底的方向上堆叠的多个单元晶体管ct(或存储器单元)。
[0168]
漏电流可能在图13b中示出的部分a与部分b之间产生。由于产生垂直于或基本垂直于基底1110的串的物理性质，柱pl的直径(或宽度)可以在三维方向上向上增大。由于精细工艺的存储器技术的趋势，柱pl之间的间隔可能逐渐减小，因此，当部分a中的柱pl和部分b中的柱pl接触时，可能形成未断开的串。当未断开的串被形成时，从施加到一个柱pl的电压产生的漏电流可能流到另一柱pl。例如，漏电流会从部分a流到部分b，或者从部分b流到部分a。
[0169]
图14是根据发明构思的实施例的存储器块blk1的存储器单元的等效电路的图。结合图1和图8参照图14。
[0170]
参照图14，单元串cs11、cs12、cs21和cs22可以在位线bl1和bl2与公共源极线csl之间。单元串cs11和cs21可以连接在第一位线bl1与公共源极线csl之间。单元串cs12和cs22可以连接在第二位线bl2与公共源极线csl之间。公共源极区域csr(见图13b)共同地连接并构成公共源极线csl。
[0171]
具有相同高度的存储器单元mc共同连接到字线(例如，wl1到wl6)，并且当将电压提供给具有特定高度的字线时，可以将该电压提供给所有单元串cs11、cs12、cs21和cs22。不同行中的串可以分别连接到不同的串选择线ssl1和ssl2。通过选择和不选择第一串选择线ssl1和第二串选择线ssl2，可以以行为单位选择和不选择单元串cs11、cs12、cs21和cs22。例如，连接到未选择的串选择线ssl1或ssl2的单元串cs11和cs12或cs21和cs22可以与位线bl1和bl2电分离。连接到选择的串选择线ssl2或ssl1的单元串cs21和cs22或cs11和cs12可以电连接到位线bl1和bl2。
[0172]
单元串cs11、cs12、cs21和cs22可以以列为单位连接到位线bl1和bl2。单元串cs11和cs21可以连接到第一位线bl1，并且单元串cs12和cs22可以连接到第二位线bl2。通过选择和不选择位线bl1和bl2，可以以列为单位选择和不选择单元串cs11、cs12、cs21和cs22。图14还示出了连接到串选择线ssl1的串选择晶体管sst和连接到地选择线gsl的地选择晶体管gst。
[0173]
图15是用于描述根据发明构思的实施例的应用于存储器装置400的芯片到芯片(c2c)结构的图。
[0174]
参照图15，存储器装置400可以具有c2c结构。c2c结构可以指示在第一晶片上制造顶部芯片，顶部芯片包括单元区域(或存储器单元区域)cell，在与第一晶片不同的第二晶片上制造底部芯片，底部芯片包括外围区域(外围电路区域)peri，然后通过接合方法将顶部芯片和底部芯片连接。例如，接合方法可以是将形成在顶部芯片的最上面的金属层上的接合金属(或金属垫)与形成在底部芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属包括铜(cu)时，接合方法可以是cu-cu接合方法，并且接合金属还可以包括铝或钨。
[0175]
存储器装置400中的外围电路区域peri和单元区域cell可以各自包括外部垫接合区pa、字线接合区wlba和位线接合区blba。
[0176]
外围电路区域peri可以包括第一基底210z、层间绝缘层215、形成在第一基底210z上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c、以及分别形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在发明构思的实施例中，第一金属层230a、230b和230c可以包括具有相对高的电阻的钨，并且第二金属层240a、240b和240c可以包括具有相对低的电阻的铜。
[0177]
在本说明书中仅示出和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是发明构思不限于此，并且可以在第二金属层240a、240b和240c上进一步形成至少一个金属层。形成在第二金属层240a、240b和240c上的一个或多个金属层的至少一部分可以包括例如具有比包括在第二金属层240a、240b和240c中的铜的电阻高的电阻的铝。
[0178]
层间绝缘层215布置在第一基底210z上以覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c，并且可以包括绝缘材料(诸如，氧化硅、氮化硅等)。
[0179]
下接合金属271b和272b可以形成在字线接合区wlba的第二金属层240b上。在字线接合区wlba中，外围电路区域peri中的下接合金属271b和272b可以通过接合方法电连接到单元区域cell中的上接合金属371b和372b，并且下接合金属271b和272b以及上接合金属371b和372b可以包括铝、铜、钨等。
[0180]
单元区域cell可以提供至少一个存储器块。单元区域cell可以包括第二基底310和公共源极线320。在第二基底310上，多条字线331至338(由参考标号330统一表示)可以在与第二基底310的顶表面垂直或基本垂直的方向(z轴方向)上堆叠。串选择线和地选择线可以在每条字线330上和下方，并且多条字线330可以在串选择线与地选择线之间。
[0181]
在位线接合区blba中，沟道结构ch可以在与第二基底310的顶表面垂直或基本垂直的方向上延伸，并且穿透字线330、串选择线和接地选择线。沟道结构ch可以包括数据存
储层、沟道层、掩埋绝缘层等，其中，沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以包括位线接触件，并且第二金属层360c可以包括位线。在发明构思的实施例中，第二金属层360c可以在与第二基底310的顶表面平行的第一方向(y轴方向)上延伸。
[0182]
在图15中示出的实施例中，其中布置有沟道结构ch、第二金属层360c等的区域可以被称为位线接合区blba。在位线接合区blba中，第二金属层或位线360c可以电连接到在外围电路区域peri中提供页缓冲器393的电路元件220c。例如，位线360c连接到单元区域cell中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到下接合金属271c和272c，下接合金属271c和272c连接到页缓冲器393的电路元件220c。
[0183]
在字线接合区wlba中，字线330可以在与第二基底310的顶表面平行的第二方向(x轴方向)上延伸，并且可以连接到由参考标号340统一表示的多个单元接触插塞341至347。字线330和单元接触插塞340可以通过垫彼此连接，所述垫由字线330中的至少一些在第二方向上延伸到不同长度而提供。第一金属层350b和第二金属层360b可以顺序地连接到与字线330连接的单元接触插塞340的每个顶部。在字线接合区wlba中，单元接触插塞340可以通过单元区域cell中的上接合金属371b和372b以及外围电路区域peri中的下接合金属271b和272b连接到外围电路区域peri。
[0184]
单元接触插塞340可以电连接到在外围电路区域peri中提供行解码器394的电路元件220b。在发明构思的实施例中，提供行解码器394的电路元件220b的操作电压可以与提供页缓冲器393的电路元件220的操作电压不同。例如，提供页缓冲器393的电路元件220c的操作电压可以比提供行解码器394的电路元件220b的操作电压大。在一个实施例中，电压生成器和控制逻辑可以包括在外围电路区域peri中。
[0185]
公共源极线接触插塞380可以在外部垫接合区pa中。公共源极线接触插塞380包括导电材料(诸如，金属、金属复合物、多晶硅等)，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序堆叠在公共源极线接触插塞380上。例如，布置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被称为外部垫接合区pa。
[0186]
输入/输出(i/o)垫205和305可以在外部垫接合区pa中。参照图15，可以在第一基底210z下方形成覆盖第一基底210z的底表面的下绝缘膜201，并且可以在下绝缘膜201上形成第一i/o垫205。第一i/o垫205通过第一i/o接触插塞203连接到外围电路区域peri中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一基底210z分离。另外，横向绝缘膜位于第一i/o接触插塞203与第一基底210z之间，以将第一i/o接触插塞203与第一基底210z电分离。
[0187]
参照图15，覆盖第二基底310的顶表面的上绝缘膜301可以在第二基底310上形成，并且第二i/o垫305可以在上绝缘膜301上。第二i/o垫305可以通过第二i/o接触插塞303连接到布置在外围电路区域peri中的多个电路元件220a、220b和220c中的至少一个，其中，第二i/o接触插塞303可以连接到下接合金属271a和272a。
[0188]
根据发明构思的实施例，第二基底310、公共源极线320等可以不布置在布置有第二i/o接触插塞303的区域中。另外，第二i/o垫305可以在第三方向(z轴方向)上不与字线330叠置。参照图15，第二i/o接触插塞303在与第二基底310的顶表面平行的方向上与第二
基底310分离，并且可以穿透单元区域cell中的层间绝缘层315并连接到第二i/o垫305。
[0189]
根据发明构思的实施例，可以选择性地形成第一i/o垫205和第二i/o垫305。例如，存储器装置400可以仅包括第一基底210z上的第一i/o垫205，或者可以仅包括第二基底310上的第二i/o垫305。可选择地，存储器装置400可以包括第一i/o垫205和第二i/o垫305两者。
[0190]
在包括在单元区域cell和外围电路区域peri中的每个中的外部垫接合区pa和位线接合区blba中的每个中，最上面的金属层上的金属图案可以作为虚设图案存在，或者最上面的金属层可以是中空的。
[0191]
在存储器装置400中，在外部垫接合区pa中，具有与单元区域cell中的上金属图案372a的形状相同的形状的下金属图案273a可以形成在外围电路区域peri的最上面的金属层上，以对应于形成在单元区域cell中的最上面的金属层上的上金属图案371a和372a。第二金属层或位线360a可以连接到上金属图案371a和372a，并且上金属图案371a和372a可以连接到下金属图案273a。形成在外围电路区域peri的最上面的金属层上的下金属图案273a可以不连接到外围电路区域peri中的单独接触件。类似地，在外部垫接合区pa中，具有与外围电路区域peri中的下金属图案的形状相同形状的上金属图案可以在单元区域cell的上金属层上形成，以对应于在外围电路区域peri的最上面的金属层上形成的下金属图案。
[0192]
下接合金属271b和272b可以形成在字线接合区wlba中的第二金属层240b上。在字线接合区wlba中，外围电路区域peri中的下接合金属271b和272b可以通过接合方法电连接到单元区域中的上接合金属371b和372b。
[0193]
另外，在位线接合区域blba中，具有与外围电路区域peri中的下金属图案252的形状相同的形状的上金属图案392可以形成在单元区域cell中的最上面的金属层上，以对应于形成在外围电路区域peri中的最上面的金属层上的下金属图案252。上金属图案392可以连接到下金属图案251和252，下金属图案251和252连接到页缓冲器393的电路元件220c。在单元区域cell中的最上面的金属层中形成的上金属图案392中可以不形成接触件。
[0194]
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解的是，在不脱离如所附权利要求中阐述的发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。