掩膜版、半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种掩膜版、半导体结构及其形成方法。


背景技术：

2.在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateral double diffusion mos，ldmos)制程，为一主流趋势。ldmos制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于ldmos是以典型的ic制程所制造，因此控制电路与ldmos可以整合在一个单片电源ic上，ldmos制程采用表面电场缩减(reduced surface electric field，resure)技术与低厚度外延(bpi)或n型阱区(n-well)，可以达到高电压与低导通阻抗的目标。
3.ldmos器件为近似于传统fet器件的一种场效应晶体管器件(fet)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极，然而，ldmos器件与传统fet器件不同的是传统的fet器件中的一对源/漏极区域制成与栅电极相对称，而ldmos器件中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。


技术实现要素：

4.本发明实施例解决的问题是提供一种掩膜版、半导体结构及其形成方法，优化半导体结构的电学性能。
5.为解决上述问题，本发明实施例提供一种掩膜版，包括：基底；栅极结构，位于所述基底上；漏极，位于所述栅极结构一侧的所述基底中；介电层，位于所述栅极结构和漏极上；第一开口，贯穿所述介电层，露出所述漏极；所述掩膜版，其特征在于，包括：掩膜图形，所述掩膜图形包括第一图形，所述第一图形用于在所述介电层中形成露出所述漏极的第二开口，所述第二开口的延伸方向与所述第一开口的延伸方向相交，且所述第二开口的底面低于所述第一开口的底面。
6.本发明实施例提供一种半导体结构的形成方法，包括：基底；栅极结构，位于所述基底上；漏极，位于所述栅极结构一侧的所述基底中；介电层，位于所述栅极结构和漏极上；第一开口，贯穿所述介电层，露出所述漏极；所述掩膜版，其特征在于，包括：掩膜图形，所述掩膜图形包括第一图形，所述第一图形用于在所述介电层中形成露出所述漏极的第二开口，所述第二开口的延伸方向与所述第一开口的延伸方向相交，且所述第二开口的底面低于所述第一开口的底面。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；漏极，位于所述栅极结构一侧的所述基底中；介电层，位于所述栅极结构和漏极上；漏极插塞，贯穿所述介电层与所述漏极的顶部连接；交叉插塞，贯穿所述介电层与所述漏极连
接，所述交叉插塞的延伸方向与所述漏极插塞的延伸方向相交叉，且所述交叉插塞的底面低于所述漏极插塞的底面。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例所提供的半导体结构的形成方法中，刻蚀所述介电层，形成露出所述漏极的第一开口，所述第一开口露出所述漏极的顶面，形成所述第一开口后，刻蚀所述介电层和部分厚度的所述漏极，形成第二开口，所述第二开口与所述第一开口相交叉，且所述第二开口的底面低于所述第一开口的底面，所述第二开口露出所述漏极的顶面，且第二开口的侧壁露出部分所述漏极，在所述第一开口以及第二开口中形成导电层，位于所述第一开口中的所述导电层作为漏极插塞，位于所述第二开口中的所述导电层作为交叉插塞，本技术实施例中，形成在所述第一开口中漏极插塞的底面与所述漏极接触，形成在所述第二开口中的交叉插塞的侧壁和底面与所述漏极接触，增大了漏极与导电层的接触面积，降低了漏极与导电层的导通电阻，有利于提高半导体结构的电学性能。
附图说明
10.图1和图2是一种半导体结构形成方法中关键步骤的结构示意图；
11.图3至图22是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
12.图23是本发明掩膜版的结构示意图。
具体实施方式
13.由背景技术可知，目前所形成的半导体结构仍有电学性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
14.参考图1和图2，示出了一种半导体结构形成方法中关键步骤的结构示意图。
15.如图1所示，基底，所述基底内形成有相邻的阱区1和漂移区2；栅极结构3，位于所述阱区1和漂移区2交界处的所述基底上；漏极4，位于所述栅极结构3一侧的所述漂移区2内。
16.如图2所示，在所述漏极4和栅极结构3上形成介电层5；刻蚀所述介电层5，形成露出所述漏极4的开口(图中未示出)；在所述开口中形成与漏极4连接的漏极插塞6。
17.所述漏极插塞6用于将漏极4与后段金属连接，所述漏极插塞6与漏极4的接触电阻是半导体结构的电学性能的重要参数，随着半导体结构的集成度越来越高，漏极插塞6与漏极4的接触电阻对半导体结构的影响越来越大，漏极插塞6与漏极4的接触电阻过大，导致所述半导体结构的电学性能不佳。
18.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构以及位于所述栅极结构一侧所述基底中的漏极；形成覆盖所述栅极结构以及漏极的介电层；刻蚀所述介电层，形成露出所述漏极的第一开口；刻蚀所述介电层和部分厚度的所述漏极，形成第二开口，所述第二开口与所述第一开口相交叉，且所述第二开口的底面低于所述第一开口的底面；在所述第一开口以及第二开口中形成导电层，位于所述第一开口中的所述导电层作为漏极插塞，位于所述第二开口中的所述导电层作为交叉插塞。
19.本发明实施例所提供的半导体结构的形成方法中，刻蚀所述介电层，形成露出所述漏极的第一开口，所述第一开口露出所述漏极的顶面，形成所述第一开口后，刻蚀所述介电层和部分厚度的所述漏极，形成第二开口，所述第二开口与所述第一开口相交叉，且所述第二开口的底面低于所述第一开口的底面，所述第二开口露出所述漏极的顶面，且第二开口的侧壁露出部分所述漏极，在所述第一开口以及第二开口中形成导电层，位于所述第一开口中的所述导电层作为漏极插塞，位于所述第二开口中的所述导电层作为交叉插塞，本技术实施例中，形成在所述第一开口中漏极插塞的底面与所述漏极接触，形成在所述第二开口中的交叉插塞的侧壁和底面与所述漏极接触，增大了漏极与导电层的接触面积，降低了漏极与导电层的导通电阻，有利于提高半导体结构的电学性能。
20.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
21.图3至图22，是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
22.参考图3至图6，提供基底。
23.所述基底用于为后续形成半导体结构提供工艺平台。
24.本实施例中，以半导体结构为ldmos鳍式场效应晶体管为例。具体的，提供基底的步骤中，所述基底包括相邻的第一区域i和第二区域ii，所述第一区域i的所述基底包括衬底100和位于所述衬底100上的鳍部101，所述鳍部101中形成有阱区103，所述第二区域ii的所述基底包括衬底100和位于所述衬底上的半导体层102，所述半导体层102中形成有漂移区104。其他实施例中，所述第一区域的所述基底包括衬底和位于所述衬底上的鳍部，所述第一区域的所述鳍部中形成有阱区，所述第二区域的所述基底包括衬底和位于所述衬底上的鳍部，所述第二区域的所述鳍部中形成有漂移区。
25.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
26.本实施例中，所述鳍部101的材料与所述衬底100的材料相同，所述鳍部101的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
27.所述阱区103和漂移区104相接触，所述阱区103作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区104用于承受较大的分压。
28.本实施例中，所述漂移区104中具有第一型离子，所述阱区103中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
29.具体地，本实施例中，所述半导体结构用于形成nldmos时，所述第一型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种。
30.所述半导体结构用于形成pldmos时，所述第一型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种。
31.具体的，提供基底的步骤包括：
32.如图3所示，提供初始衬底200和位于所述初始衬底200上的硬掩膜材料层202，所述初始衬底200包括第一区域i和第二区域ii；在所述硬掩膜材料层202上形成衬底掩膜层201。
33.如图4所示，形成覆盖所述第二区域ii且露出所述第一区域i的遮挡层204；以所述初始衬底200的顶部为刻蚀停止位置，采用无掩膜刻蚀工艺刻蚀所述遮挡层204和所述衬底掩膜层201露出所述硬掩膜材料层202，形成硬掩膜层205；形成所述硬掩膜层205后，去除所述遮挡层204和衬底掩膜层201。
34.如图5所示，以所述硬掩膜层205为掩膜刻蚀所述初始衬底200，在所述第一区域i中形成衬底100和位于所述衬底上的鳍部110，在所述第二区域ii中形成衬底100和位于所述衬底100上的半导体层102。
35.如图6所示，形成覆盖所述衬底100和所述鳍部101的保护材料层(图中未示出)；采用平坦化工艺去除高于所述鳍部101顶部的保护材料层；去除高于所述鳍部101顶部的保护材料层后，形成第一注入掩膜层(图中未示出)，所述第一注入掩膜层露出待形成阱区103的鳍部101；对所述第一注入掩膜层露出的所述鳍部101掺杂第二型离子，形成阱区103；形成阱区103后，形成覆盖所述阱区103且露出所述鳍部101部分区域的第二注入掩膜层(图中未示出)，所述第二注入掩膜层露出待形成漂移区的半导体层102；对所述第二注入掩膜层露出的所述半导体层102掺杂第一型离子，形成所述漂移区104。其他实施例中，在所述基底内形成相邻接的阱区和漂移区的步骤中，在所述第一区域的所述鳍部中形成所述阱区，在所述第二区域的所述鳍部中形成所述漂移区。
36.本发明实施例，采用离子注入方式对所述第一注入掩膜层露出的所述鳍部101掺杂第二型离子，形成阱区103。离子注入具有操作简单，工艺成本低等特点。
37.本发明实施例，采用离子注入方式对所述第二注入掩膜层露出的所述鳍部101掺杂第一型离子，形成所述漂移区104。离子注入具有操作简单，工艺成本低等特点。
38.本实施例中，所述第一注入掩膜层和第二注入掩膜层分别作为形成阱区103和漂移区104的注入掩膜。
39.所述第一注入掩膜层和第二注入掩膜层为能够起到掩膜作用且易于去除的材料，使得在去除第一注入掩膜层和第二注入掩膜层时减少对其他膜层结构的损伤。
40.本实施例中，所述第一注入掩膜层和第二注入掩膜层的材料为有机材料，例如：barc(bottom anti-reflective coating，底部抗反射涂层)材料、odl(organic dielectric layer，有机介电层)材料、光刻胶、darc(dielectric anti-reflective coating，介电抗反射涂层)材料、duo(deep uv light absorbing oxide，深紫外光吸收氧化层)材料或apf(advanced patterning film，先进图膜)材料。
41.本发明实施例，所述保护材料层覆盖鳍部101的侧壁和所述衬底100，因此在采用离子注入方式形成阱区103和漂移区104的过程中，保护材料层起到保护所述衬底100和鳍部101，降低所述衬底100和鳍部101受损伤的概率。
42.所述半导体结构的形成方法还包括：形成所述阱区103和漂移区104后，去除所述硬掩膜层205。
43.参考图7，所述半导体结构的形成方法还包括：形成漂移区104和阱区103后，沿垂直于所述鳍部101的延伸方向刻蚀所述鳍部101，在远离所述第一区域i和第二区域ii交界
处形成鳍部开口105。
44.后续在所述鳍部开口105靠近所述第一区域i和第二区域ii交界处的鳍部101中形成源极(source)，所述源极中掺杂有第一型离子，在鳍部开口105远离第一区域i和第二区域ii交界处的阱区103中形成体区(body)，所述体区中掺杂有第二型离子。后续在所述开中形成层间介质层，用来电隔离所述体区和源极。
45.如图8所示，所述半导体结构的形成方法还包括：形成所述鳍部开口105后，在所述鳍部开口105中填充隔离材料层；回刻蚀部分厚度的所述隔离材料层，形成隔离层106，所述隔离层106覆盖所述鳍部101的部分侧壁，且所述隔离层106覆盖所述鳍部开口105的部分侧壁。
46.所述隔离层106用于隔离相邻所述鳍部101。
47.参考图9至图13，在所述基底上形成栅极结构111以及位于所述栅极结构111一侧所述基底中的漏极107。
48.阱区103和漂移区104交界处所述基底上的栅极结构111(如图12所示)以及位于所述漂移区104中的漏极107。
49.本实施例中，所述栅极结构111用于控制ldmos沟道的开启和关断。
50.具体的，形成所述栅极结构111的步骤中，所述栅极结构111形成在所述阱区103和漂移区104交界处，以垂直于所述栅极结构111的延伸方向为横向，部分横向尺寸的所述栅极结构111横跨所述鳍部101，部分横向尺寸的所述栅极结构111形成在所述半导体层102上，部分所述栅极结构111覆盖所述鳍部101的部分顶壁和部分侧壁。其他实施例中，形成所述栅极结构的步骤中，所述栅极结构形成在所述阱区和漂移区交界处，所述栅极结构横跨所述阱区和漂移区交界处的所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
51.所述栅极结构111包括：栅介质层1111，位于所述阱区103和漂移区104交界处的鳍部101表面；金属栅极层1112，位于所述栅介质层1111上。
52.栅介质层1111的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
53.本实施例中，所述金属栅极层1112的材料为镁钨合金。其他实施例中，所述金属栅极层1112的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
54.本实施例中，所述半导体结构还包括：侧墙108，位于所述栅极结构111的侧壁上。在所述半导体结构的形成过程中，所述侧墙108对所述栅极结构111侧壁起到保护作用。
55.本实施例中，所述侧墙108的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
56.形成位于所述漂移区104中的漏极107的步骤中，在所述栅极结构远离所述漏极107一侧的所述基底中形成源极109。
57.在半导体结构工作时，所述源极109和漏极107为沟道提供应力，增大沟道中载流子的迁移速率。
58.所述漏极107位于所述栅极结构111一侧的漂移区104内，所述漏极107中掺杂有第一型离子；所述源极109位于所述栅极结构111另一侧的阱区103内，所述源极109中掺杂有第一型离子。
59.具体的，形成漏极107的步骤中，漏极107形成在所述第二区域ii的所述半导体层
102中。其他实施例中，形成所述漏极的步骤中，所述漏极形成在所述第二区域的所述鳍部中。
60.需要说明的是，所述漏极107位于所述漂移区104中，所述漂移区104形成在所述半导体层102中，所述漏极107的延伸方向与所述栅极结构111的延伸方向相同。
61.本实施例中，所述半导体结构为nldmos，所述源极109和漏极107内的所述第一型离子为n型离子。在其他实施例中，当所述半导体结构为pldmos时，所述源区和漏极内的所述第一型离子相应为p型离子。
62.具体的，形成栅极结构111和漏极107的步骤包括：
63.如图9所示，在所述阱区103和漂移区104交界处所述基底上的伪栅结构110，所述伪栅结构110包括：栅氧化层1101，位于所述阱区103和漂移区104交界处的鳍部101表面；栅极层1102，位于所述栅氧化层1101上。
64.所述伪栅结构110为后续形成栅极结构占据空间位置。
65.本实施例中，所述伪栅结构110为多晶硅栅(poly gate)结构，相应的，所述栅氧化层1101的材料为氧化硅；所述栅极层1102的材料为多晶硅。
66.形成所述伪栅结构110后，在所述鳍部开口105靠近所述第一区域i和第二区域ii交界处的阱区103中形成源极109，在所述伪栅结构110另一侧的所述漂移区104中形成漏极107。
67.本实施例中，所述源极109和漏极107中掺杂有第一型离子。
68.需要说明的是，所述半导体结构的形成方法还包括：在所述在鳍部开口105远离第一区域i和第二区域ii交界处的阱区103中形成体区113，所述体区113中掺杂有第二型离子。
69.如图10所示，在所述伪栅结构110露出的所述阱区103、漂移区104上形成层间介质层112，所述层间介质层112露出所述伪栅结构110的顶部。
70.所述层间介质层112用于电隔离相邻器件。
71.本实施例中，层间介质层112的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层112的工艺难度和工艺成本。
72.本实施例中，采用流动性化学气相沉积(flowable chemical vapor deposition,fcvd)工艺形成所述层间介质层112。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述层间介质层112内形成空洞等缺陷的概率，相应有利于提高层间介质层112的成膜质量。
73.需要说明的是，形成所述层间介质层112的步骤中，所述层间介质层112还形成在所述鳍部开口105中。
74.所述层间介质层112还用于电隔离体区113和源极109。
75.如图11所示，去除所述伪栅结构110，形成栅极开口114。
76.所述栅极开口114为后续形成金属栅极结构提供工艺空间。
77.如图12和图13所示，图13为仅示出体区113、源极109、漏极107和栅极结构111的俯视图，在所述栅极开口114中形成栅极结构111。
78.所述半导体结构的形成方法还包括：形成所述栅极结构111后，回刻蚀部分厚度的
所述栅极结构111，在所述栅极结构111的顶部形成栅极凹槽(图中未示出)；在所述栅极凹槽中形成栅极盖帽层118。
79.在后续半导体结构的形成过程中，所述栅极盖帽层118用于保护栅极结构111具有良好的形貌。
80.参考图14和图15，图15为图14在aa处的剖面图，形成覆盖所述栅极结构111以及漏极107的介电层115。
81.所述介电层115用于电隔离后续形成在其中的源漏插塞和栅极插塞。
82.本实施例中，所述介电层115的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层115的工艺难度和工艺成本。
83.本实施例中，采用流动性化学气相沉积工艺形成所述介电层115。
84.继续参考图14和图15，刻蚀所述介电层115，形成露出所述漏极107的第一开口116。
85.所述第一开口116为后续形成漏极插塞做准备。
86.本实施例中，采用干法刻蚀工艺刻蚀所述介电层115和层间介质层112，形成露出所述漏极107的第一开口116。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一开口116的形貌满足工艺需求，且还有利于提高所述介电层115和层间介质层112的去除效率。且采用干法刻蚀工艺形成所述第一开口116的过程中，能够以所述漏极107的顶部为刻蚀停止位置。
87.需要说明的是，在所述介电层115中形成所述第一开口116的步骤中，还刻蚀所述介电层115，形成露出所述源极109的第四开口117。
88.所述第四开口117为后续形成与源极109连接的源极插塞做准备。
89.需要说明的是，在所述介电层115中形成所述第一开口116的步骤中，还刻蚀所述介电层115，形成露出所述体区113的第五开口118。
90.所述第五开口118为后续形成与体区113连接的体区插塞做准备。
91.需要说明的是，本实施例中，所述第一开口116的延伸方向与所述栅极结构111的延伸方向相同。
92.因为所述漏极107位于所述漂移区104中，且与所述栅极结构111的延伸方向相同，因此所述第一开口116的延伸方向与所述栅极结构111的延伸方向相同，使得后续形成在所述第一开口116中的漏极插塞与漏极107的接触面积较大。
93.参考图16至图19，刻蚀所述介电层115和部分厚度的所述漏极107，形成第二开口119，所述第二开口119与所述第一开口116相交叉，且所述第二开口119的底面低于所述第一开口116的底面。
94.刻蚀所述介电层115，形成露出所述漏极107的第一开口116，所述第一开口116露出所述漏极107的顶面，形成所述第一开口116后，刻蚀所述介电层115和部分厚度的所述漏极107，形成第二开口119，所述第二开口119与所述第一开口116相交叉，且所述第二开口119的底面低于所述第一开口116的底面，所述第二开口119露出所述漏极107的顶面，且第二开口119的侧壁露出部分所述漏极107，后续在所述第一开口116以及第二开口119中形成导电层，位于所述第一开口116中的所述导电层作为漏极插塞，位于所述第二开口119中的所述导电层作为交叉插塞，本技术实施例中，形成在所述第一开口116中漏极插塞的底面与
所述漏极107接触，形成在所述第二开口119中的交叉插塞的侧壁和底面与所述漏极107接触，增大了漏极107与导电层的接触面积，降低了漏极107与导电层的导通电阻，有利于提高半导体结构的电学性能。
95.本实施例中，采用干法刻蚀工艺刻蚀所述介电层115和部分厚度的所述漏极107，形成第二开口119。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二开口119的形貌满足工艺需求，且还有利于提高所述介电层115和层间介质层112的去除效率。且采用干法刻蚀工艺形成所述第二开口119的过程中，能够精确控制所述漏极107的去除厚度。且采用干法刻蚀工艺还能够通过更换气体在同一机台中，刻蚀介电层115、层间介质层115以及漏极107，降低半导体工艺的成本。
96.需要说明的是，刻蚀所述介电层115，形成第二开口119的步骤中，所述第二开口119的底面至所述第一开口116的底面的距离不宜过大也不宜过小。若所述距离过大，形成所述第二开口119的过程中，所述漏极107被刻蚀的厚度较大，在半导体结构工作时，漏极107不易给沟道提供足够的应力，导致沟道中载流子的迁移速率较小，导致半导体结构的电学性能不佳；若所述距离过小，形成所述第二开口119的过程中，所述漏极107被刻蚀的厚度较小，所述第二开口119侧壁露出的所述漏极107的面积过小，所述第二开口119对于增大所述漏极107露出区域的作用不显著，后续在所述第一开口116和第二开口119中形成导电层后，易导致导电层和所述漏极107的接触电阻仍较大，不满足工艺需求。本实施例中，所述第二开口119的底面至所述第一开口116的底面的距离为5纳米至30纳米。
97.具体的，形成所述第二开口119的步骤包括：
98.如图16所示，在所述第一开口116中以及介电层115上形成开口掩膜层120。
99.所述开口掩膜层120作为刻蚀所述介电层115和部分厚度的所述漏极107，形成第二开口的掩膜。
100.本实施例中，所述光刻胶层1202中具有与所述漏极107对应的第一凹槽122。后续过程中，刻蚀所述第一凹槽122露出的所述介电层115和层间介质层112，以及部分厚度的所述漏极107，形成第二开口。
101.需要说明的是，所述第一凹槽122的数量为多个，且所述第一凹槽122沿所述栅极结构的延伸方向排列。所述第一凹槽122的数量为多个有利于增大所述漏极107露出的面积，减小后续形成的导电层与漏极107的导通电阻，提高半导体结构的电学性能。
102.本实施例中，开口掩膜层120包括抗反射涂层1201和位于所述抗反射涂层1201上的光刻胶层1202。
103.需要说明的是，所述光刻胶层1202中还具有与栅极结构111对应的第二凹槽123。
104.后续以所述开口掩膜层120为掩膜形成所述第一开口的步骤中，还刻蚀所述第二凹槽123露出的所述介电层115和层间介质层112，形成露出所述栅极结构111的第三开口。
105.本实施例中，所述第二凹槽123的延伸方向与所述第一凹槽122的延伸方向相同。
106.所述第二凹槽123的延伸方向与所述第一凹槽122的延伸方向相同，使得形成所述第二凹槽123和第一凹槽122的过程中受光学邻近效应(optical proximity effect，ope)的影响较小，有利于提高所述第二凹槽123和第一凹槽122的形成质量。
107.其他实施例中，所述第二凹槽和所述第一凹槽的延伸方向相交。
108.如图17至图19所示，图18为图17在bb处的剖面图，图19为图17的俯视图，图19中仅
示出第一开口116、第二开口119以及第三开口121的俯视图，以所述开口掩膜层120为掩膜刻蚀所述介电层115，形成与所述第一开口116相交叉的所述第二开口119。
109.本实施例中，后续在所述第一开口116和第二开口119中形成导电层。所述第二开口119的底面低于所述第一开口116的底面，所述第二开口119的侧壁露出部分所述漏极107，因此，本发明实施例，与仅形成露出漏极顶部的第一开口的情况相比，后续形成的导电层与漏极107的接触面积较大，能够降低导电层与漏极107的接触电阻，有利于提高半导体结构的电学性能。
110.本实施例中，以所述开口掩膜层120为掩膜采用干法刻蚀工艺刻蚀所述介电层115和部分厚度的所述漏极107，形成第二开口119。
111.具体的，以所述开口掩膜层120为掩膜采用干法刻蚀工艺刻蚀所述介电层115，形成所述第二开口119的工艺参数包括：刻蚀气体包括cf4、ch3f、ch2f2、chf3和c4f6中的一种或多种。
112.需要说明的是，形成所述第二开口119的步骤中，所述刻蚀气体的流量不宜过大，也不宜过小。若所述刻蚀气体的流量过大，易导致反应腔室中的压强过大，刻蚀气体刻蚀介电层115的速率过快，易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差，导致第二开口119的底部易存在过大的圆角，也就是说所述第二开口119露出的所述漏极107的面积过小，相应的后续形成在所述第二开口119中的导电层与所述漏极107的接触面积较小，所述第二开口119的存在不能显著的减小后续形成的导电层与漏极107的导通电阻，导致半导体结构的电学性能不佳；若所述刻蚀气体的流量过小，易导致反应腔室中的压强过小，刻蚀气体刻蚀介电层115的速率较低，不利于提高第二开口119的形成效率。本实施例中，形成所述第二开口119的步骤中，所述刻蚀气体的流量为10sccm至200sccm。
113.需要说明的是，形成所述第二开口119的步骤中，腔室压强不宜过大也不宜过小。若所述腔室压强过大，会导致刻蚀介电层115产生的副产物的分解速率过慢，相应的，副产物排出腔室的速率过慢，且腔室压强过大，还易导致刻蚀气体刻蚀介电层115的速率较快，容易降低刻蚀处理的工艺控制性和反应速率均匀性，导致第二开口119的底部易存在过大的圆角，也就是说所述第二开口119露出的所述漏极107的面积过小，相应的后续形成在所述第二开口119中的导电层与所述漏极107的接触面积较小，所述第二开口119的存在不能显著的减小后续形成的导电层与漏极107的导通电阻，导致半导体结构的电学性能不佳；若所述腔室压强过小，腔室中刻蚀气体的等离子体的密度较低，易导致刻蚀介电层115的速率较低，不利于提高第二开口119的形成效率。本实施例中，形成所述第二开口119的步骤中，腔室压强为10mtorr至60mtorr。
114.需要说明的是，形成所述第二开口119的步骤中，所述第二开口119的延伸方向与所述第一开口116的延伸方向相垂直。
115.本实施例中，第二开口119是以所述开口掩膜层120为掩膜刻蚀所述介电层115形成的，形成所述开口掩膜层120的过程包括曝光，所述第二开口119的延伸方向与所述第一开口116的延伸方向相垂直，在形成所述开口掩膜层120的过程中，减小光学邻近效应(optical proximity effect，ope)的干扰，有利于降低所述开口掩膜层120的形成难度，使得第二开口119露出的所述漏极107的面积较大，相应的后续形成在所述第二开口119中的导电层与所述漏极107的接触面积较大，减小后续形成的导电层与漏极107的导通电阻，提
高半导体结构的电学性能。
116.所述半导体结构的形成方法还包括：形成所述第二开口119的步骤中，还刻蚀所述介电层115，形成露出所述栅极结构111的第三开口121。
117.所述第三开口121为后续形成栅极插塞做准备。
118.具体的，所述第三开口121和第二开口119均是以开口掩膜层120为掩膜刻蚀形成的。
119.需要说明的是，形成所述第三开口121前，还刻蚀所述栅极盖帽层118。
120.本实施例中，以所述开口掩膜层120为掩膜刻蚀所述栅极盖帽层118。
121.所述半导体结构的形成方法还包括：形成所述第二开口119后，去除所述开口掩膜层120。
122.去除所述开口掩膜层120为后续在所述第一开口116、第二开口119、第三开口121、第四开口117和第五开口118中形成导电层做准备。
123.本实施例中，采用灰化工艺去除所述开口掩膜层120。
124.参考图20至图22，图21为图20中cc处的剖面图，图22为图20的俯视图，在所述第一开口116以及第二开口119中形成导电层，位于所述第一开口116中的所述导电层作为漏极插塞124，位于所述第二开口中的所述导电层作为交叉插塞125。
125.所述第一开口116露出所述漏极107的顶面，所述第二开口119露出所述漏极107的顶面，且第二开口119的侧壁露出部分所述漏极107，在所述第一开口116以及第二开口119中形成导电层，位于所述第一开口116中的所述导电层作为漏极插塞124，位于所述第二开口119中的所述导电层作为交叉插塞125，本技术实施例中，形成在所述第一开口116中漏极插塞124的底面与所述漏极107接触，形成在所述第二开口119中的交叉插塞125的侧壁和底面与所述漏极107接触，增大了漏极107与导电层的接触面积，降低了漏极107与导电层的导通电阻，有利于提高半导体结构的电学性能。
126.本实施例中，所述导电层的材料包括cu。cu的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低所述导电层和漏极107的接触电阻，相应降低了功耗。在其他实施例中，所述导电层的材料还可以为、co、w、ta、tan、ti和tin中的一种或多种。
127.需要说明的是，在所述第一开口116和第二开口119中形成导电层的步骤中，在所述第三开口121中的所述导电层作为栅极插塞126。
128.所述栅极插塞126用于将栅极结构111与后段金属连接。
129.需要说明的是，在所述第一开口116和第二开口119中形成导电层的步骤中，导电层还形成在所述第四开口117中，所述第四开口117中的所述导电层作为源极插塞127。
130.所述源极插塞127用于将源极109与后段金属连接。
131.需要说明的是，在所述第一开口116和第二开口119中形成导电层的步骤中，导电层还形成在所述第五开口118中，所述第五开口118中的所述导电层作为体区插塞128。
132.所述体区插塞128用于将体区113与后段金属连接。
133.形成所述导电层的步骤包括：在所述第一开口116、第二开口119、第三开口121、第四开口117以及第五开口118中填充导电材料层，采用平坦化工艺去除所述高于所述介电层115的所述导电材料层，剩余的位于所述第一开口116、第二开口119、第三开口121、第四开
口117以及第五开口118中的导电材料层，作为所述导电层。
134.本实施例中，采用电化学电镀工艺形成所述导电材料层。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
135.参考图20至图22，图21为图20中cc处的剖面图，图22为图20的俯视图，本发明实施例还提供一种半导体结构。
136.所述半导体结构包括：基底；栅极结构111，位于所述基底上；漏极107，位于所述栅极结构111一侧的所述基底中；介电层115，位于所述栅极结构111和漏极107上；漏极插塞124，贯穿所述介电层115与所述漏极107的顶部连接；交叉插塞125，贯穿所述介电层115与所述漏极107连接，所述交叉插塞125的延伸方向与所述漏极插塞124的延伸方向相交叉，且所述交叉插塞125的底面低于所述漏极插塞124的底面。
137.所述半导体结构中，所述交叉插塞125和所述漏极插塞124均与漏极107连接，所述交叉插塞125与所述漏极插塞124相交叉，且所述交叉插塞125的底面低于所述漏极插塞124的底面，因此，与仅有漏极插塞124与漏极107连接的情况相比，本发明实施例中，交叉插塞125的侧壁与所述漏极107接触较大，将所述漏极插塞124和交叉插塞125作为导电层，增大了漏极107与导电层的接触面积较大，降低了漏极107与导电层的导通电阻，提高半导体结构的电学性能。
138.所述基底用于作为ldmos提供工艺平台。
139.本实施例中，以半导体结构为ldmos鳍式场效应晶体管为例。具体的，提供基底的步骤中，所述基底包括相邻的第一区域i和第二区域ii，所述第一区域i的所述基底包括衬底100和位于所述衬底100上的鳍部，所述鳍部中形成有阱区103，所述第二区域ii的所述基底包括衬底100和位于所述衬底上的半导体层，所述半导体层中形成有漂移区104。其他实施例中，所述第一区域的所述基底包括衬底和位于所述衬底上的鳍部，所述第一区域的所述鳍部中形成有阱区，所述第二区域的所述基底包括衬底和位于所述衬底上的鳍部，所述第二区域的所述鳍部中形成有漂移区。
140.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
141.本实施例中，所述鳍部的材料与所述衬底100的材料相同，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
142.所述阱区103和漂移区104相接触，所述阱区103作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区104用于承受较大的分压。
143.本实施例中，所述漂移区104中具有第一型离子，所述阱区103中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
144.具体地，本实施例中，所述半导体结构为nldmos时，所述第一型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种。
145.所述半导体结构为pldmos时，所述第一型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为n型离子，所述n型离子包括磷离
子、砷离子和锑离子中的一种或多种。
146.本实施例中，所述阱区103位于所述鳍部中，所述漂移区104位于所述半导体层中。其他实施例中，所述阱区位于所述第一区域的鳍部中；所述漂移区位于所述第二区域的鳍部中。
147.所述半导体结构还包括：隔离层106，覆盖所述源极109和体区113的部分侧壁。
148.所述隔离层106用于隔离相邻所述鳍部101。
149.在所述半导体结构工作时，所述栅极结构111用于控制沟道的开启与断开。
150.本实施例中，所述栅极结构111位于所述阱区103和漂移区104交界处，以垂直于所述栅极结构111的延伸方向为横向，部分横向尺寸的所述栅极结构111横跨所述鳍部101，部分横向尺寸的所述栅极结构111形成在所述半导体层102上，部分所述栅极结构111覆盖所述鳍部101的部分顶壁和部分侧壁。其他实施例中，所述栅极结构横跨所述阱区和漂移区交界处的所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
151.因此，所述栅极结构111包括：栅介质层1111，位于所述阱区103和漂移区104交界处的鳍部表面；金属栅极层1112，位于所述栅介质层1111上。
152.栅介质层1111的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
153.本实施例中，所述金属栅极层1112的材料为镁钨合金。其他实施例中，所述金属栅极层1112的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
154.所述半导体结构还包括：侧墙108，位于所述栅极结构111的侧壁上。在所述半导体结构的形成过程中，所述侧墙108对所述栅极结构111侧壁起到保护作用。
155.本实施例中，所述侧墙108的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
156.所述半导体结构还包括：源极109，位于所述栅极结构111远离所述漏极107一侧的所述基底中。具体的，所述源极109位于所述阱区103中。
157.在半导体结构工作时，所述源极109和漏极107为沟道提供应力，增大沟道中载流子的迁移速率。
158.所述漏极107位于所述栅极结构111一侧的漂移区104内，所述漏极107中掺杂有第一型离子；所述源极109位于所述栅极结构111另一侧的阱区103内，所述源极109中掺杂有第一型离子。
159.具体的，漏极107形成在所述第二区域ii的所述半导体层中。其他实施例中，形成所述漏极的步骤中，所述漏极形成在所述第二区域的所述鳍部中。
160.需要说明的是，所述漏极107位于所述漂移区104中，所述漂移区104形成在所述半导体层中，所述漏极107的延伸方向与所述栅极结构111的延伸方向相同。
161.本实施例中，所述半导体结构为nldmos，所述源极109和漏极107内的所述第一型离子为n型离子。在其他实施例中，当所述半导体结构为pldmos时，所述源区和漏极内的所述第一型离子相应为p型离子。
162.所述半导体结构还包括：体区113，间隔位于所述源极109远离所述栅极结构111的一侧。
163.所述半导体结构还包括：层间介质层112，位于所述栅极结构111的侧部露出所述
栅极结构111的顶部，且所述栅极结构111覆盖所述阱区103和漂移区104。
164.所述介电层115用于电隔离后续形成在其中的插塞。
165.本实施例中，所述介电层115的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层115的工艺难度和工艺成本。
166.所述漏极插塞124和交叉插塞125作为导电层的一部分，所述导电层与所述漏极107连接。
167.本实施例中，本实施例中，所述导电层的材料包括cu。cu的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低所述导电层和漏极107的接触电阻，相应降低了功耗。在其他实施例中，所述导电层的材料还可以为、co、w、ta、tan、ti和tin中的一种或多种。
168.需要说明的是，所述交叉插塞125的底面至所述漏极插塞124的底面的距离不宜过大也不宜过小。若所述距离过大，也就是说所述交叉插塞125的底面至所述漏极插塞124的底面的距离过大，相应的所述漏极107的体积较小，在半导体结构工作时，漏极107不易给沟道提供足够的应力，导致沟道中载流子的迁移速率较小，导致半导体结构的电学性能不佳。若所述距离过小，所述交叉插塞125侧壁与所述漏极107的接触面积过小，所述交叉插塞对于增大所述漏极107与导电层的接触面积的作用不显著，易导致导电层和所述漏极107的接触电阻仍较大，不满足工艺需求。本实施例中，所述交叉插塞125的底面至所述漏极插塞124的底面的距离为5纳米至30纳米。
169.本实施例中，所述漏极插塞124的延伸方向与所述栅极结构111的延伸方向相同。
170.因为所述漏极107位于所述漂移区104中，且与所述栅极结构111的延伸方向相同，因此所述漏极插塞124的延伸方向与所述栅极结构111的延伸方向相同，使得后续形成在所述漏极插塞124与漏极107的接触面积较大。
171.本实施例中，所述交叉插塞125的延伸方向与所述漏极插塞125的延伸方向相垂直。
172.形成所述交叉插塞125的过程中，以开口掩膜层为掩膜刻蚀所述介电层115，在所述介电层115中形成空间，在形成所述开口掩膜层120的过程中，减小光学邻近效应(optical proximity effect，ope)的干扰，有利于降低所述开口掩膜层的形成难度，使得交叉插塞125与所述漏极107的接触面积较大，减小的导电层与漏极107的导通电阻，提高半导体结构的电学性能。
173.所述半导体结构包括：栅极插塞126，贯穿所述介电层115与所述栅极结构111连接。
174.所述栅极插塞126用于将栅极结构111与后段金属连接。
175.所述半导体结构还包括：源极插塞127，贯穿所述介电层115，与所述源极109连接。
176.所述源极插塞127用于将源极109与后段金属连接。
177.所述半导体结构还包括：体区插塞128，贯穿所述介电层115，与所述体区113连接。
178.所述体区插塞128用于将体区113与后段金属连接。
179.所述半导体结构还包括：层间介质层112，所述层间介质层112，位于所述栅极结构111的侧部；所述介电层115，位于所述层间介质层112上。
180.所述层间介质层112用于电隔离源极109和体区113。
proximity effect，ope)的影响较小，有利于提高所述第一开口和第二开口的形成质量。
193.其他实施例中，所述第二凹槽和所述第一凹槽的延伸方向还可以相交。
194.所述掩膜图形同时具有第一图形和第二图形，能够在同一刻蚀工艺中形成第二开口和第三开口，有利于简化所述半导体结构的形成工艺，提高半导体结构的形成效率。
195.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。