位线结构制造方法、半导体结构制造方法及半导体结构与流程

1.本发明涉及半导体技术领域，尤其涉及一种位线结构制造方法、半导体结构制造方法及半导体结构。


背景技术：

2.随着近年来半导体行业内纳米器件的飞速发展，芯片生产中特征尺寸不断缩小，整个技术仍然继续朝着关键尺寸进一步微细化的方向发展。例如，在先进动态随机存取存储器(dram)的制程工艺中，位线(bit line)的制程工艺水平会严重影响后期芯片的电性，良率(yield)和可靠性。特别地，随着关键尺寸的不断缩小，对牺牲层的微细化以及稳定性要求也越来越高。其中，位线的牺牲层的去除方法变得越来越重要。
3.如图1和图2所示，在现有工艺制程中，由于蚀刻液(例如磷酸溶液，h3po4)对牺牲层150(例如氮化硅，si3n4)与对阻挡层140(例如氧化硅，sio2)的蚀刻选择比(即牺牲层150被蚀刻液蚀刻的速率与阻挡层140被蚀刻液蚀刻的速率的比值)较小，使得蚀刻液在清洗去除(strip)牺牲层150时，容易将阻挡层140蚀刻去除，从而部分去除保护层130，并对阻挡层140内的导电层120产生蚀刻损伤121(w missing，w即为钨)。
4.针对上述问题，需要对位线结构的制造方法进行优化。


技术实现要素：

5.本发明的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够避免导电层被蚀刻液损伤的位线结构制造方法。
6.本发明的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种采用上述位线结构制造方法的半导体结构制造方法。
7.本发明的又一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种经由上述的半导体结构制造方法制成的半导体结构。
8.为实现上述目的，本发明采用如下技术方案：
9.根据本发明的一个方面，提供一种位线结构制造方法；其中，所述位线结构制造方法包含以下步骤：
10.在半导体衬底的表面形成位线导电层，所述位线导电层部分位于所述半导体衬底表面的凹槽内；
11.在所述位线导电层和所述半导体衬底的表面形成第一保护层；
12.在所述第一保护层的表面形成第一阻挡层；
13.对所述第一阻挡层的表面进行钝化处理；
14.在所述第一阻挡层的表面形成牺牲层，所述牺牲层具有填充于所述凹槽内的填充部；以及
15.利用蚀刻液清洗去除所述牺牲层的除所述填充部以外的部分。
16.根据本发明的其中一个实施方式，所述钝化处理包含等离子体处理、离子注入或
者热氧化处理。
17.根据本发明的其中一个实施方式，经由钝化处理后的所述第一阻挡层包含两层薄膜结构，分别为邻接所述第一保护层的第一薄膜层和远离所述第一保护层的第二薄膜层；其中，所述牺牲层与所述第二薄膜层的蚀刻选择比大于所述牺牲层与所述第一薄膜层的蚀刻选择比。
18.根据本发明的其中一个实施方式，所述第一阻挡层的材质包含氧化硅；其中，所述钝化处理包含氮气等离子体处理，所述第二薄膜层的材质包含氮氧化硅。
19.根据本发明的其中一个实施方式，所述第一保护层的厚度为1nm～3nm；和/或，所述第一阻挡层的厚度为2nm～8nm。
20.根据本发明的其中一个实施方式，所述第一保护层的材质包含氮化硅；和/或，所述第一阻挡层的材质包含氧化硅；和/或，所述牺牲层的材质包含氮化硅。
21.根据本发明的其中一个实施方式，所述蚀刻液包含磷酸溶液；其中，所述蚀刻液的温度为100℃～120℃；和/或，所述蚀刻液的浓度为40％～60％。
22.根据本发明的其中一个实施方式，利用所述蚀刻液清洗去除所述牺牲层的除所述填充部以外的部分之后，还包含以下步骤：
23.去除暴露的所述第一阻挡层；
24.在所述位线导电层和所述半导体衬底的表面形成第二阻挡层；
25.在所述第二阻挡层的表面形成第二保护层。
26.根据本发明的其中一个实施方式，利用所述蚀刻液清洗去除所述牺牲层时，包含以下步骤：
27.利用稀释过的氢氟酸溶液对所述牺牲层的表面进行预清洗，去除所述牺牲层表面的氧化层；以及
28.利用磷酸溶液清洗所述牺牲层，去除所述牺牲层的除所述填充部以外的部分。
29.根据本发明的另一个方面，提供一种半导体结构制造方法；其中，所述半导体结构制造方法包含以下步骤：
30.提供半导体衬底，所述半导体衬底的表面具有凹槽；
31.利用本发明提出的并在上述实施方式中所述的位线结构制造方法，在所述半导体衬底上形成位线结构。
32.根据本发明的其中一个实施方式，所述钝化处理包含等离子体处理；其中，对所述第一阻挡层进行钝化处理时，包含以下步骤：
33.对处理设备的处理腔室进行预热；
34.将形成有所述第一阻挡层的半导体结构放入处理腔室；
35.输入反应介质并对所述第一阻挡层的表面进行等离子体处理；
36.对处理腔室进行冷却；以及
37.取出半导体结构。
38.根据本发明的又一个方面，提供一种半导体结构；其中，所述半导体结构包含半导体衬底、位线导电层以及位线插塞间隔层；所述半导体衬底的表面具有凹槽；所述位线导电层部分位于所述半导体衬底表面的凹槽内；所述所述位线插塞间隔层填充于所述凹槽内，所述位线插塞间隔层包含第一保护层、经由钝化处理后的第一阻挡层以及填充部。
39.根据本发明的其中一个实施方式，所述第一保护层的厚度为1nm～3nm；和/或，所述第一阻挡层的厚度为2nm～8nm。
40.根据本发明的其中一个实施方式，所述第一保护层的材质包含氮化硅；和/或，所述第一阻挡层的材质包含氧化硅；和/或，所述填充部的材质包含氮化硅。
41.根据本发明的其中一个实施方式，经由钝化处理后的所述第一阻挡层包含两层薄膜结构，分别为邻接所述第一保护层的第一薄膜层和远离所述第一保护层的第二薄膜层；其中，所述填充部与所述第二薄膜层的蚀刻选择比大于所述填充部与所述第一薄膜层的蚀刻选择比。
42.根据本发明的其中一个实施方式，所述第一薄膜层的材质包含氧化硅，所述第二薄膜层的材质包含氮氧化硅。
43.由上述技术方案可知，本发明提出的位线结构制造方法的优点和积极效果在于：
44.本发明通过对第一阻挡层进行钝化处理，使得蚀刻液对牺牲层与对第一阻挡层蚀刻选择比增大，从而在利用蚀刻液清洗去除牺牲层时，不会损伤第一阻挡层内的导电层。并且，在实现上述功效的基础上，相比于现有工艺，本发明无需在蚀刻液中加入活性剂，因此本发明的清洗工艺的较为简单，也不会影响产品良率。另外，本发明无需增大第一阻挡层的厚度，能够保证凹槽的填充质量，进一步满足半导体产品关键尺寸的微细化、薄型化的设计要求。
附图说明
45.通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
46.图1是一种现有的位线结构制造方法中一步骤的半导体结构示意图；
47.图2是图1示出的位线结构在蚀刻去除牺牲层前后的部分结构的放大对比图；
48.图3是根据一示例性实施方式示出的一种位线结构制造方法的其中一个步骤时的半导体结构示意图；
49.图4是根据一示例性实施方式示出的位线结构制造方法的其中一个步骤时的半导体结构的一个位线结构的放大示意图；
50.图5是根据一示例性实施方式示出的位线结构制造方法的其中一个步骤时的半导体结构的一个位线结构的放大示意图；
51.图6是根据一示例性实施方式示出的位线结构制造方法的其中一个步骤时的半导体结构的一个位线结构的放大示意图；
52.图7是根据一示例性实施方式示出的位线结构制造方法的其中一个步骤时的半导体结构的一个位线结构的放大示意图；
53.图8是根据一示例性实施方式示出的位线结构制造方法的其中一个步骤时的半导体结构的一个位线结构的放大示意图；
54.附图标记说明如下：
55.111.凹槽；
56.120.导电层；
57.121.蚀刻损伤；
58.130.保护层；
59.140.阻挡层；
60.150.牺牲层；
61.210.半导体衬底；
62.211.凹槽；
63.220.位线导电层；
64.221.金属层；
65.222.位线插塞；
66.223.氮化钛；
67.230.第一保护层；
68.240.第一阻挡层；
69.241.第一薄膜层；
70.242.第二薄膜层；
71.250.牺牲层；
72.251.填充部；
73.260.位线插塞间隔层。
具体实施方式
74.体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
75.在对本发明的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
76.参阅图3至图8，其分别代表性地示出了本发明提出的位线结构制造方法中各步骤下的半导体结构示意图。在该示例性实施方式中，本发明提出的位线结构制造方法是以应用于动态随机存取存储器的位线制备为例进行说明的。本领域技术人员容易理解的是，为将本发明的相关设计应用于其他类型的半导体结构的制造方法中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本发明提出的位线结构制造方法的原理的范围内。
77.如图3至图8所示，在本实施方式中，本发明提出的位线结构制造方法包含以下步骤：
78.在半导体衬底210的表面形成位线导电层220，位线导电层220部分位于半导体衬底210表面的凹槽211内；
79.在位线导电层220和半导体衬底210的表面形成第一保护层230；
80.在第一保护层230的表面形成第一阻挡层240；
81.对第一阻挡层240的表面进行钝化处理；
82.在第一阻挡层240的表面形成牺牲层250，牺牲层250具有填充于凹槽211内的填充部251；利用蚀刻液清洗去除牺牲层250的除填充部251以外的部分。
83.至此，半导体位线基本制备完成。
84.通过上述设计，本发明通过对第一阻挡层240进行钝化处理，使得蚀刻液对牺牲层250与对第一阻挡层240蚀刻选择比增大，从而在利用蚀刻液清洗去除牺牲层250时，不会损伤第一阻挡层240内的位线导电层220。并且，相比于现有工艺，本发明无需在蚀刻液中加入活性剂，也无需增大第一阻挡层240的厚度。
85.具体地，如图3所示，其具体示出了一种半导体层状结构，其可以作为本实施方式中的“形成位线导电层220”步骤中的半导体结构的代表性示例。其中，该半导体衬底210的表面具有凹槽211。该位线导电层220形成于半导体衬底210的表面的凹槽211处，且位线导电层220包含金属层221、位线插塞222，还包含可以氮化钛223(tin)和氮化硅盖层。位线插塞222形成于半导体衬底210的表面的凹槽211，位线插塞222上形成有一层氮化钛223，金属层221形成于该层氮化钛223上，金属层221上还形成有一层氮化硅。
86.具体地，如图4所示，其具体示出了一个半导体位线的放大层状结构，其可以作为本实施方式中的“形成第一保护层230”步骤中的位线的代表性示例。其中，该第一保护层230是形成于位线导电层220的表面和半导体衬底210的表面(未设置位线导电层220的部分)，即，凹槽211的槽壁和未设置位线导电层220(位线插塞222)的部分槽底，均形成有第一保护层230。
87.较佳地，在本实施方式中，对于“形成第一保护层230”的步骤而言，第一保护层230的厚度可以优选为1nm～3nm，例如1nm、1.5nm、2nm、3nm等。在其他实施方式中，第一保护层230的厚度亦可小于1nm，或可大于3nm，例如0.8nm、4nm、5nm等，并不以本实施方式为限。
88.较佳地，在本实施方式中，对于“形成第一保护层230”的步骤而言，第一保护层230的材质可以优选地包含氮化硅。其中，由于在“形成牺牲层250”的步骤中，牺牲层250的材质也可以优选地包含氮化硅，为了便于区分，氮化硅层作为第一保护层230时，可以称为inner sin，则氮化硅作为牺牲层250时，可以称为outer sin。
89.具体地，如图5所示，其具体示出了一个半导体位线的放大层状结构，其可以作为本实施方式中的“形成第一阻挡层240”步骤中的位线的代表性示例。其中，该第一阻挡层240是形成于第一保护层230的表面，即，凹槽211的槽壁和未设置位线导电层220(位线插塞222)的部分槽底，均依次形成有第一保护层230和第一阻挡层240。其中，在本实施方式中，该第一阻挡层240的材质可以但不限于包含氧化硅。
90.具体地，如图6所示，其具体示出了一个半导体位线的放大层状结构，其可以作为本实施方式中的“钝化处理”步骤中的位线结构的代表性示例。其中，该步骤是在第一保护层230表面形成第一阻挡层240之后，对第一阻挡层240的表面进行钝化处理。
91.较佳地，在本实施方式中，对于“钝化处理”的步骤而言，对第一阻挡层240进行的钝化处理可以优选地包含等离子体处理。进一步地，该等离子体处理可以优选为氮气(n2)等离子体处理。在其他实施方式中，对第一阻挡层240进行的钝化处理亦可采用其他钝化工
艺或者组合，例如离子注入、热氧化处理等，并不以本实施方式为限。
92.较佳地，如图6所示，在本实施方式中，对于“钝化处理”的步骤而言，第一阻挡层240的表面在经由钝化处理后大致包含两层薄膜结构。为了便于理解和说明，本说明书中是将这两层薄膜结构分别定义为第一薄膜层241和第二薄膜层242。其中，第一薄膜层241邻接第一保护层230，第二薄膜层242远离第一保护层230(即邻接于后序制程形成的牺牲层250)。在此基础上，亦可将第一薄膜层241理解为大致保持与第一阻挡层240未经钝化处理时的性质状态相同的层状结构，则第二薄膜层242即为相比第一阻挡层240未经钝化处理时的性质状态产生变化的一层。其中，第二薄膜层242的上述变化包含：牺牲层250与第二薄膜层242的蚀刻选择比大于牺牲层250与第一薄膜层241的蚀刻选择比，即，第一阻挡层240在经由钝化处理后，牺牲层250与第一阻挡层240的蚀刻选择比增大。在其他实施方式中，基于不同类型的钝化处理，第一阻挡层240亦可形成两层或者两层以上的薄膜结构，且牺牲层250与第一阻挡层240的其中至少一层薄膜结构的蚀刻选择比大于牺牲层250与其他层薄膜结构的蚀刻选择比。或者，经由钝化处理后的第一阻挡层240还可保持单层薄膜结构，且牺牲层250与处理后的第一阻挡层240的蚀刻选择比大于牺牲层250与处理前的第一阻挡层240的蚀刻选择比。即，经由钝化处理后，第一阻挡层240可以形成各种可能的层状薄膜结构，牺牲层250与第一阻挡层240的蚀刻选择比是在第一阻挡层240经由钝化处理后增大。
93.举例而言，基于第一阻挡层240的材质包含氧化硅，同时基于钝化处理包含氮气等离子体处理的设计，在本实施方式中，该氧化硅经由氮气等离子体处理后，其第二薄膜层242的材质包含氮氧化硅(sion)。据此，以牺牲层250的材质包含氮化硅为例，氮化硅与氮氧化硅的蚀刻选择比大于氮化硅与氧化硅的蚀刻选择比，即，第一阻挡层240经由氮气等离子体处理后，牺牲层250与第一阻挡层240的蚀刻选择比增大。
94.较佳地，在本实施方式中，对于“形成第一阻挡层240”的步骤而言，第一阻挡层240的厚度可以优选为2nm～8nm，例如2nm、3nm、4nm、5nm等。在其他实施方式中，第一阻挡层240的厚度亦可小于2nm，例如1nm、1.5nm等，并不以本实施方式为限。需说明的是，由于本发明采用对第一阻挡层240进行钝化处理的工艺步骤，使得后序制程形成的牺牲层250与第一阻挡层240的蚀刻选择比增大，因此，在相同的蚀刻条件下(例如蚀刻液的温度和浓度、清洗时间均相同)，如欲达到相同的蚀刻去除效果，本发明形成第一阻挡层240的所需厚度是小于现有工艺中形成阻挡层的所需厚度。亦即，本实施方式对上述第一阻挡层240的厚度的优选范围，实际上是现有工艺无法实现的，而非数据范围的简单选择。
95.较佳地，基于钝化处理包含等离子体处理的设计，在本实施方式中，对于“钝化处理”的步骤而言，对第一阻挡层240进行钝化处理可以优选地包含以下具体步骤：
96.对处理设备的处理腔室进行预热；
97.将形成有所述第一阻挡层240的半导体结构放入处理腔室；
98.输入反应介质并对所述第一阻挡层240的表面进行等离子体处理；
99.对处理腔室进行冷却；
100.取出半导体结构。
101.承上，对第一阻挡层240的等离子体处理，可以优选地采用等离子体表面处理仪等处理设备。在此基础上，是将半导体结构放入等离子体表面处理仪的处理腔室内，且在放入半导体结构之前，是先对处理腔室进行预热。将半导体结构放入预热的处理腔室之后，向处
理腔室内容输入反应介质(例如氮气等)，并利用反应介质对半导体结构的第一阻挡层240的表面进行等离子体处理。待处理完成后，对放置有半导体结构的处理腔室进行冷却，最后再将冷却后的半导体结构由处理腔室取出。在其他实施方式中，对于“钝化处理”的步骤而言，当采用其他类型的等离子体处理工艺或者其他类型的钝化工艺时，亦可灵活选择钝化处理的具体步骤和流程，并不以本实施方式为限。
102.具体地，如图7所示，其具体示出了一个半导体位线的放大层状结构，其可以作为本实施方式中的“形成牺牲层250”步骤中的位线结构的代表性示例。其中，该牺牲层250是形成于经过钝化处理后的第一阻挡层240的表面。并且，牺牲层250的填充部251填充于凹槽211(未形成第一保护层230和第一阻挡层240的部分)中。即，在凹槽211槽腔的未设置位线导电层220(位线插塞222)的部分中，槽壁和部分槽底均依次形成有第一保护层230和第一阻挡层240，且该部分其余的槽腔均由牺牲层250(填充部251)填充。在此基础上，半导体结构的位线插塞222两侧的凹槽211中，形成有位线插塞间隔层260。该位线插塞间隔层260是包含第一保护层230、第一阻挡层240和未去除的牺牲层250(填充部251)。其中，在本实施方式中，该牺牲层250的材质可以但不限于包含氮化硅(当第一保护层230的材质也包含氮化硅时，牺牲层250的氮化硅即outer sin)。
103.承上，由于本发明在形成牺牲层250之前，是对第一阻挡层240进行了钝化处理，从而使得牺牲层250与第一阻挡层240的蚀刻选择比增大。具体而言，上述蚀刻选择比的具体含义包含：在相同的蚀刻条件下，蚀刻液对前者的蚀刻速率与蚀刻液对后者的蚀刻速率的比值。据此，“牺牲层250与第一阻挡层240的蚀刻选择比”，即为蚀刻液对牺牲层250的蚀刻速率与蚀刻液对第一阻挡层240的蚀刻速率，并且，该比值的增大，即相当于在相同的蚀刻条件下，蚀刻液对牺牲层250的蚀刻速率更快。因此，在之后的“清洗去除牺牲层250”的一个蚀刻清洗步骤中，本发明能够实现对牺牲层250的清洗去除，并能够减少或者避免对第一阻挡层240的蚀刻，从而保护第一阻挡层240内部的第一保护层230(通常包含与牺牲层250相同的材质，例如氮化硅)不会被蚀刻去除，进而保护第一保护层230内部的位线导电层220不会产生蚀刻损伤。
104.具体地，如图8所示，其具体示出了一个半导体位线的放大层状结构，其可以作为本实施方式中的“清洗去除牺牲层250”步骤中的位线结构的代表性示例。其中，该步骤是利用蚀刻液对形成牺牲层250之后的半导体结构进行湿法清洗(wet clean)，使得牺牲层250的除填充部251以外的其余部分被蚀刻液蚀刻去除。据此，清洗去除牺牲层250之后的半导体结构，其凹槽211内仍充分填充有第一保护层230、第一阻挡层240和牺牲层250的填充部251，最大程度地起到了防止短路等不良产生的功效。至此，半导体位线基本制备完成。
105.较佳地，在本实施方式中，对于“清洗去除牺牲层250”的步骤而言，蚀刻液可以优选地包含磷酸溶液。在其他实施方式中，蚀刻液亦可选择其他种类的蚀刻性液体或溶液，并不以本实施方式为限。
106.较佳地，在本实施方式中，对于“清洗去除牺牲层250”的步骤而言，以蚀刻液包含磷酸溶液为例，蚀刻液的温度可以优选为100℃～120℃，例如100℃、105℃、110℃、120℃等。在其他实施方式中，蚀刻液的温度亦可小于100℃，或可大于120℃，例如95℃、125℃、150℃、160℃等，并不以本实施方式为限。需说明的是，由于本发明采用对第一阻挡层240进行钝化处理的工艺步骤，使得后序制程形成的牺牲层250与第一阻挡层240的蚀刻选择比增
大，本发明所采用的蚀刻液的温度低于现有工艺中蚀刻液的温度，以实现更大的刻蚀选择比。当然，在其他实施方式中，本发明亦可采用与现有工艺类似的蚀刻液的温度。亦即，本实施方式对蚀刻液的温度的优选范围，实际上是现有工艺无法实现的，而非数据范围的简单选择。
107.较佳地，在本实施方式中，对于“清洗去除牺牲层250”的步骤而言，，以蚀刻液包含磷酸溶液为例，蚀刻液的浓度可以优选为40％～60％℃，例如40％、45％、50％、60％等。在其他实施方式中，蚀刻液的浓度亦可小于40％，或可大于60％，例如38％、65％、70％、85％等，并不以本实施方式为限。需说明的是，由于本发明采用对第一阻挡层240进行钝化处理的工艺步骤，使得后序制程形成的牺牲层250与第一阻挡层240的蚀刻选择比增大，本发明所采用的蚀刻液的浓度可以小于现有工艺中蚀刻液的浓度，以实现更大的刻蚀选择比。当然，在其他实施方式中，本发明亦可采用与现有工艺类似的蚀刻液的浓度。亦即，本实施方式对蚀刻液的浓度的优选范围，实际上是现有工艺无法实现的，而非数据范围的简单选择。
108.较佳地，在本实施方式中，对于“清洗去除牺牲层250”的步骤而言，对牺牲层250进行蚀刻清洗可以优选地包含以下具体步骤：
109.利用稀释过的氢氟酸溶液对牺牲层250的表面进行预清洗，去除牺牲层250表面的氧化层；以及
110.利用磷酸溶液清洗牺牲层250，去除牺牲层250的除填充部251以外的部分。
111.承上，在具体工艺制程中，在第一阻挡层240表面形成牺牲层250之后，由于牺牲层250暴露并接触于空气，可能会在牺牲层250表面形成一层原生氧化层。对此，本发明通过在利用蚀刻液清洗牺牲层250之前加入预清洗的步骤，能够有效去除牺牲层250表面形成的原生氧化层，使得利用蚀刻液对牺牲层250的清洗去除更加有效，制程的稳定性和可控性较佳。
112.再者，对于上述蚀刻清洗牺牲层250的具体步骤，可以优选地利用槽式湿法机台进行。具体而言，可以采用按照200：1稀释过的氢氟酸溶液对牺牲层250的表面进行5s～15s预清洗。然后，将预清洗后的半导体结构放入槽式湿法机台中采用低温低浓度(比如温度为100℃～120℃，浓度为40％～60％)的磷酸溶液进行槽式湿法清洗，然后通过水洗及异丙醇干燥后再将干燥后的半导体结构由槽式湿法机台取出。
113.承上所述，为了论证本发明提出的位线结构制造方法的功效，申请人进行了大量试验及模拟运算工作，其试验及运算结果能够毫无疑义地证明本发明相关功效的存在。以下将结合本发明的两个具体实施例与现有工艺的对比，对本发明的相关功效进行说明。
114.参阅下附表1，对本发明与现有工艺的对比，是以“是否进行预清洗”、“以磷酸为例的蚀刻液浓度”、“以磷酸为例的蚀刻液温度”、“以氮气等离子体处理为例的钝化处理”为工艺条件，并以通过各工艺得到的半导体位线结构的牺牲层与阻挡层(本发明为第一阻挡层)的“蚀刻选择比”为比对结果。在此基础上，现有工艺：未采用对阻挡层进行氮气等离子体处理的工艺，磷酸浓度为较高的75％～88％，磷酸温度为较高的150℃～165℃，且未采用对牺牲层进行预清洗的工艺，据此得到的牺牲层与阻挡层的蚀刻选择比约为5:1。本发明的实施例一：采用对第一阻挡层进行氮气等离子体处理的工艺，磷酸浓度和磷酸温度与现有工艺相同，且同样未采用对牺牲层进行预清洗的工艺，据此得到的牺牲层与阻挡层的蚀刻选择比约为16:1。本发明的实施例二：采用对第一阻挡层进行氮气等离子体处理的工艺，磷酸浓
度为较低的40％～60％，磷酸温度为较低的100℃～120℃，且采用超纯水清洗对牺牲层进行预清洗，例如h2o：hf(49％)＝200:1，时间10s，据此得到的牺牲层与阻挡层的蚀刻选择比约为32:1。因此，可以明确得知，本发明提出的位线结构制造方法所制备的半导体位线结构，确实能够增大牺牲层与第一阻挡层的蚀刻选择比，从而确实能够在第一阻挡层厚度较小时，保证蚀刻液清洗去除牺牲层不会损伤第一阻挡层内的导电层。
[0115] 现有工艺本发明实施例一本发明实施例二预清洗否否dhf 200:1；10s磷酸浓度75％～88％75％～88％40％～60％磷酸温度150℃～165℃150℃～165℃100℃～120℃n2等离子体处理否是是蚀刻选择比5:116:132:1
[0116]
表1现有工艺与本发明实施例的蚀刻选择比对照表
[0117]
在此应注意，附图中示出而且在本说明书中描述的位线结构制造方法仅仅是能够采用本发明原理的许多种制造方法中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的位线结构制造方法的任何细节或任何步骤。
[0118]
基于上述对本发明提出的位线结构制造方法的一示例性实施方式的详细说明，以下将对本发明提出的半导体结构制造方法的一示例性实施方式进行说明。
[0119]
在本实施方式中，本发明提出的半导体结构制造方法包含以下步骤：
[0120]
提供半导体衬底，半导体衬底的表面具有凹槽；
[0121]
利用本发明提出的并在上述实施方式中所述的位线结构制造方法，在半导体衬底上形成位线结构。
[0122]
需说明的是，本发明提出的位线结构制造方法，在各自符合其发明构思的实施方式中，可以在形成位线结构之前和之后，采用各种可能的工艺步骤，进而形成各种半导体结构所需的功能结构或者工艺结构，均不以本实施方式为限。
[0123]
举例而言，在经由本发明提出的半导体结构制造方法的上述步骤形成位线结构之后，可以去除第一阻挡层，然后依次形成第二阻挡层和第二保护层等功能结构。并且，在形成上述各功能结构的步骤中，仍然可以通过沉积(dep)和刻蚀(etch)等工艺实现，且进行上述工艺的过程中，仍然可以通过氧化硅和氮化硅等工艺层状结构实现图案化等工艺，均不以本实施方式为限。通过去除第一阻挡层后再次形成第二阻挡层和第二保护层，能够避免去除牺牲层时在第一阻挡层形成的表面损伤带来对半导体结构的不良影响。
[0124]
在此应注意，附图中示出而且在本说明书中描述的半导体结构制造方法仅仅是能够采用本发明原理的许多种制造方法中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构制造方法的任何细节或任何步骤。
[0125]
基于上述对本发明提出的位线结构制造方法和半导体结构制造方法的一示例性实施方式的详细说明，以下将配合参阅图8，对本发明提出的半导体结构的一示例性实施方式进行说明。
[0126]
在本实施方式中，本发明提出的半导体结构是经由本发明提出的并在上述实施方式中所述的半导体结构制造方法制备而成。
[0127]
如图8所示，本发明提出的半导体结构包含半导体衬底210、位线导电层220、位线
插塞间隔层260。其中，半导体衬底210的表面具有凹槽211。位线导电层220部分位于半导体衬底表面的凹槽211内。位线插塞间隔层260填充于凹槽内，位线插塞间隔层包含第一保护层230、经由钝化处理后的第一阻挡层240以及填充部251。
[0128]
较佳地，在本实施方式中，第一保护层230的厚度可以优选为1nm～3nm。
[0129]
较佳地，在本实施方式中，第一阻挡层240的厚度可以优选为2nm～8nm。
[0130]
较佳地，在本实施方式中，第一保护层230的材质可以优选地包含氮化硅。
[0131]
较佳地，在本实施方式中，第一阻挡层240的材质可以优选地包含氧化硅。
[0132]
较佳地，在本实施方式中，填充部251的材质可以优选地包含氮化硅。
[0133]
较佳地，在本实施方式中，经由钝化处理后的第一阻挡层240包含两层薄膜结构，分别为邻接第一保护层230的第一薄膜层241和远离第一保护层230的第二薄膜层242；其中，填充部251与第二薄膜层242的蚀刻选择比大于填充部251与第一薄膜层241的蚀刻选择比。
[0134]
较佳地，在本实施方式中，第一薄膜层241的材质包含氧化硅，第二薄膜层242的材质包含氮氧化硅。
[0135]
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本发明原理的许多种半导体结构中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
[0136]
综上所述，本发明通过对第一阻挡层进行钝化处理，使得蚀刻液对牺牲层与对第一阻挡层蚀刻选择比增大，从而在利用蚀刻液清洗去除牺牲层时，不会损伤第一阻挡层内的导电层。并且，在实现上述功效的基础上，相比于现有工艺，本发明无需在蚀刻液中加入活性剂，因此本发明的清洗工艺的较为简单，也不会影响产品良率。另外，本发明无需增大第一阻挡层的厚度，能够进一步满足半导体产品关键尺寸的微细化、薄型化的设计要求。
[0137]
以上详细地描述和/或图示了本发明提出的位线结构制造方法、半导体结构制造方法及半导体结构的示例性实施方式。但本发明的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
[0138]
虽然已根据不同的特定实施例对本发明提出的位线结构制造方法、半导体结构制造方法及半导体结构进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本发明的实施进行改动。