高速串行接口芯片的非线性度测试方法及其装置与流程

1.本发明一般涉及集成电路技术领域，特别涉及一种高速串行接口芯片的非线性度测试方法及其装置。


背景技术：

2.数控相位插值器通常应用于高速串行接口芯片接收端的时钟与数据恢复电路中。它的输入通常为正交的时钟信号，根据输入控制数码的不同，可以通过插值的办法产生多相位的时钟。参考图1所示，相位插值器的基本原理可以由下式来解释：
[0003][0004][0005]
其中，α和β分别代表两个正交时钟信号的控制数码，sinθ和cosθ代表两个正交时钟信号。通过数字电路调节不同的α和β的值，可以产生0
°
～360
°
之间的各种相位。实际电路设计中，控制数码的位数是有限的，所以名义上可以产生的相位数也是有限的。假设控制数码的位数为m，则其对应的相位插值器相位数为n＝2m。
[0006]
相位插值器通常为时钟与数据恢复的电路的重要组成部分，它的性能优劣直接决定了整个串口芯片的整体性能，所以对于它性能的评估是串口芯片测试的重要部分。衡量一个相位插值器性能好坏的一个重要参数就是它的线性度，即各个产生相位间隔的一致性。线性度通常分为差分非线性(dnl)和积分非线性(inl)。差分非线性用来衡量相邻两个相位之间的间隔与理想间隔之间的偏差。积分非线性用来衡量相位的绝对位置与其理想位置之间的偏差
[0007]
在现在的高速接口芯片中，由于插值器通常会工作在几g赫兹，甚至十几g，几十g赫兹，每个相位间隔通常只有数百个甚至几十个飞秒(fs，即10-15
)量级。如果要实际通过仪器测量这种电路的线性度非常困难。因为一方面需要将相位插值器输出的高速时钟信号送到芯片的输出端口，这种高速的芯片输出端口的设计是非常困难的，而且对封装，测试板甚至测试线缆的要求都非常高，需要花费巨大的成本完成信号的输出。即便如此，信号在传输过程中会经历很多的非理想因素的干扰，如电路噪声，封装及测试板引入的反射，串扰等等。这些都会影响到测试结果的准确性。另一方面，测试如此小的相位间隔，通常需要非常昂贵的实时采样示波器。然而对于56g甚至112g的高速串口芯片，即使现在最先进的采样示波器也很难保证有足够的分辨率，准确的测量飞秒级的相位偏差。
[0008]
为了避免上述问题，有些电路设计工程师会在接口芯片中专门设计一些辅助电路，用于测量相位插值器的性能。但是这些电路会增加芯片的面积开销，有些还会成为相位积分器额外的负载，会降低其动态性能，得不偿失。


技术实现要素：

[0009]
本发明的目的在于提供一种高速串行接口芯片的非线性度测试方法及其装置，几
乎不需要任何测试设备，测试成本极低。
[0010]
本技术的一方面公开了一种高速串行接口芯片的非线性度测试方法，包括：
[0011]
提供第一本振时钟至数据源，提供第二本振时钟至待测芯片，所述第一本振时钟与所述第二本振时钟的频率不同；
[0012]
所述数据源输出数据信号至所述待测芯片，所述待测芯片包括时钟与数据恢复电路；
[0013]
所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样，计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。
[0014]
在一优选例中，根据所述统计值采用以下公式计算所述差分非线性度
[0015]
dnli＝-(b
i 1-bi)/lsb
[0016]
根据所述统计值采用以下公式计算所述积分非线性度
[0017][0018]
其中，lsb为所述控制数码的平均值，n为相位插值器的步数，bi为第i个步数对应的所述控制数码的统计值。
[0019]
在一优选例中，所述第一本振时钟与所述第二本振时钟的频率偏差小于100ppm。
[0020]
在一优选例中，所述采样为随机采样。
[0021]
在一优选例中，所述采样通过逻辑分析仪来实现。
[0022]
在一优选例中，所述待测芯片将所述控制数码写入寄存器中，所述采样通过计算机对所述寄存器进行读取来实现。
[0023]
在一优选例中，所述待测芯片具有spi、i2c、mdio、gpio、jtag、uart寄存器读写接口中的一种或数种。
[0024]
在一优选例中，所述时钟与数据恢复电路包括：鉴相器、微分路径、积分路径、积分器、编码器和相位插值器，所述数据信号输入至所述鉴相器，所述鉴相器并行地经过所述微分路径和所述积分路径并连接至所述积分器，所述积分器连接所述编码器，所述编码器输出所述控制数码至所述相位插值器，所述第二本振时钟输入至所述相位插值器，所述相位插值器恢复出时钟信号并输出至所述鉴相器。
[0025]
在一优选例中，所述数据源为高速串行接口芯片或误码仪。
[0026]
本技术的另一方面还公开了一种高速串行接口芯片的非线性度测试装置，包括：
[0027]
数据源，与待测芯片连接，用于向所述待测芯片输出数据信号，所述待测芯片包括时钟与数据恢复电路；
[0028]
第一晶振，用于提供第一本振时钟至所述数据源；
[0029]
第二晶振，用于提供第二本振时钟至所述待测芯片，其中，所述第一本振时钟与所述第二本振时钟的频率不同；
[0030]
采样模块，用于在所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样；
[0031]
计算模块，用于计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。
[0032]
本发明所提出的实施方案简单易行，不需要在芯片中设计添加任何其他辅助电路，从而实现测试，测试环境搭建简单，成本低。将原本高速高精度的电路测试问题，转化为控制数码的统计问题，而通常控制数码的更新速度很低，更容易测量。在长期大量数据统计的情况下，测试精度高，并且不受电路噪声和抖动的影响。
附图说明
[0033]
参考以下附图描述本技术的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
[0034]
图1示出了本发明一实施例中相位插值器的基本原理。
[0035]
图2示出了本发明一实施例中时钟和数据恢复电路的示意图。
[0036]
图3示出了本发明一实施例中理想情况下，有频偏存在时控制数据的统计规律图。
[0037]
图4示出了本发明一实施例中非理想情况下，有频偏存在时控制数据的统计规律图。
[0038]
图5示出了本发明一实施例中非线性度测试装置的示意图。
[0039]
图6示出了本发明另一实施例中非线性度测试装置的示意图。
[0040]
图7示出了本发明一实施例中非线性度测试方法的流程图。
具体实施方式
[0041]
现在将描述本技术的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本技术。
[0042]
另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
[0043]
在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本技术的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
[0044]
高速串行接口芯片在传输数据的时候，并不会同时发送时钟信号。这就需要在高速串行接口芯片中采用时钟和数据恢复电路，这个模块负责从输入数据中恢复其采样时钟，保证采样时钟始终能在最优相位采样数据。时钟和数据恢复电路的基本框图如图2所示，时钟和数据恢复电路通常是由一个鉴相器、微分路径、积分路径、积分器、编码器和相位插值器构成，积分路径可以包括一个积分器。鉴相器用来实时监测输入数据和恢复时钟之间的相位偏差，这个相位偏差通过积分和微分两个路径来调节相位插值器进而调整恢复时钟的相位以弥补它和输入数据之间的相位偏差。
[0045]
通常在输入数据和本地时钟是存在频率偏差的，而相位插值器只能调节相位，为了弥补频率偏差，相位积分器的控制数码会在积分路径的控制下开始不断累积计数，这种情况下会使得相位积分器不断循环旋转。如图3所示，控制数码在存在频偏情况下通常会按照锯齿波的形式在最大最小值之间循环往复变化。
[0046]
如果相位插值器的线性度是理想的，也就是任意两个相邻控制数码所得的相位间隔都是固定的，那么在存在频偏情况下的每个控制数码的统计规律应该是完全相同的，如
图3所示，也就是说，控制数码长期大量计数(统计值)后应该符合平均分布。这里强调长期大量计数是因为实际情况下，时钟和数据是存在各种噪声和抖动的，这些噪声和抖动会造成单个控制数码的计数偏离平均分布。这些噪声和抖动通常是独立随机事件，长期大量数据统计时其均值为0。所以随着统计数量的增加，噪声和抖动的影响会降低到可以忽略不计，控制数码不会偏离平均分布。
[0047]
实际情况下，由于半导体制造工艺偏差的存在，相位插值器都或多或少的存在着线性度误差。这一误差的存在会造成每个控制数码引入的相位间隔不均匀，进而随着时钟和数据恢复电路环路的传导，造成控制数码的统计规律偏离均匀分布。具体来说，如果某一个控制数码引入的相位偏差较小，则因为频偏的存在，鉴相器会更早检测到相位偏差，环路会提前跳到下一个控制数码，统计下来这个数码的统计值bi会偏小。反之，如果相位偏差较之理想值偏大，则环路会等待更久才跳到下一个控制数码，统计下来这个数码的统计值bi会偏大。如图4所示，假设由于工艺偏差的存在，控制数码b3所控制的相位偏差偏大，b4所控制的相位偏差偏小，可以很明显的从其统计结果中看到这一线性度误差。
[0048]
具体的，差分非线性(dnl)和积分非线性(inl)可以通过下面几个公式来计算：
[0049][0050]
dnli＝-(b
i 1-bi)/lsb
[0051][0052]
其中，lsb为所有控制数码统计值的均值，以此作为理想情况下控制数码的数量，n为相位插值器的步数，bi为第i个步数对应的所述控制数码的统计值。本技术中，将原本高速高精度的电路测试问题，转化为控制数码的统计问题，而通常控制数码的更新速度很低，更容易测量。在长期大量数据统计的情况下，测试精度高，并且不受电路噪声和抖动的影响。
[0053]
本技术的一实施方式公开了一种高速串行接口芯片的非线性度测试装置，包括：与待测芯片连接的数据源，该数据源用于向所述待测芯片输出数据信号，例如，高速信号；用于提供第一本振时钟至所述数据源的第一晶振；用于提供第二本振时钟至所述待测芯片的第二晶振；采样模块，用于在所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样；计算模块，用于计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。所述待测芯片为高速串行接口芯片并包括时钟与数据恢复电路，例如，如图2所示的时钟与数据恢复电路。其中，所述第一本振时钟与所述第二本振时钟的频率不同。
[0054]
图5是本发明一个实施例中非线性度测试装置的示意图，包括：数据源10a、待测芯片20a、逻辑分析仪30a和计算机40a，数据源10a可以为同样的高速串行接口芯片，也可以是误码仪或者其他信号数据源设备。晶振1a和晶振2a代表数据源10a和待测芯片20a的参考时钟，测试需要两者采用不同的参考时钟，参考时钟之间存在微小的频率偏差，通常小于100ppm。由数据源10a产生数据信号送入待测芯片20a，待测芯片20a的时钟和数据恢复电路会锁定到输入数据的频率上，锁定后，由于存在频偏，控制数码会开始在最大最小值之间循环数码的获取方式。如果控制数码被引到待测芯片的输出引脚的情况下，可以采用逻辑分
析仪30a对这些输出进行采样，直接获得控制数码，然后送入计算机40a，采用上述公式计算差分非线性度inl和积分非线性度dnl。本实施例中，不需要在芯片中添加任何其他辅助电路，测试环境搭建简单，成本低。
[0055]
由于统计控制数码事实上并不需要采样所有的数码，随机的采样一定数量的控制数码也能够满足统计的需求，只要这个采样是完全随机的，采样周期与控制数码的变化不存在整倍数的关系，同样可以满足测试需求。
[0056]
在正常的待测芯片中，通常都有读写寄存器的串行接口，比如spi、i2c、mdio、gpio、jtag、uart等中的一种或多种，这些端口的配置简单易行。图6是本发明一个实施例中非线性度测试装置的示意图，包括数据源10b、待测芯片20b、计算机40b。在该实施例中与图5的主要区别在于，可以不需要逻辑分析仪进行采样，而是可以通过上述寄存器串行总线端口反复采样控制数码并将其读取出来，并存入计算机40b进行计算，采用图6的采样方式，几乎不需要任何测试设备，测试成本极低。
[0057]
本技术的另一实施方式中公开了一种高速串行接口芯片的非线性度测试装方法，图7是高速串行接口芯片的非线性度测试方法的流程图。该方法包括如下步骤：
[0058]
步骤701，提供第一本振时钟至数据源，提供第二本振时钟至待测芯片，所述第一本振时钟与所述第二本振时钟的频率不同。其中，所述第一本振时钟与所述第二本振时钟的频率偏差小于100ppm
[0059]
步骤702，所述数据源输出数据信号至所述待测芯片，所述待测芯片包括时钟与数据恢复电路。
[0060]
步骤703，所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样，计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。其中，所述采样为随机采样。
[0061]
在一实施例中，根据所述统计值采用以下公式计算所述差分非线性度
[0062]
dnli＝-(b
i 1-bi)/lsb
[0063]
根据所述统计值采用以下公式计算所述积分非线性度
[0064][0065]
其中，lsb为所述控制数码的平均值，n为相位插值器的步数，bi为第i个步数对应的所述控制数码的统计值。
[0066]
第一实施方式是与本实施方式相对应的方法实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
[0067]
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请
文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
[0068]
在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
[0069]
在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。