高速串行接口芯片的非线性度测试方法及其装置与流程

技术特征：
1.一种高速串行接口芯片的非线性度测试方法，其特征在于，包括：提供第一本振时钟至数据源，提供第二本振时钟至待测芯片，所述第一本振时钟与所述第二本振时钟的频率不同；所述数据源输出数据信号至所述待测芯片，所述待测芯片包括时钟与数据恢复电路；所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样，计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。2.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，根据所述统计值采用以下公式计算所述差分非线性度dnl
i
＝-(b
i 1-b
i
)/lsb根据所述统计值采用以下公式计算所述积分非线性度其中，lsb为所述控制数码的平均值，n为相位插值器的步数，b
i
为第i个步数对应的所述控制数码的统计值。3.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述第一本振时钟与所述第二本振时钟的频率偏差小于100ppm。4.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述采样为随机采样。5.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述采样通过逻辑分析仪来实现。6.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述待测芯片将所述控制数码写入寄存器中，所述采样通过计算机对所述寄存器进行读取来实现。7.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述待测芯片具有spi、i2c、mdio、gpio、jtag、uart寄存器读写接口中的一种或数种。8.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述时钟与数据恢复电路包括：鉴相器、微分路径、积分路径、积分器、编码器和相位插值器，所述数据信号输入至所述鉴相器，所述鉴相器并行地经过所述微分路径和所述积分路径并连接至所述积分器，所述积分器连接所述编码器，所述编码器输出所述控制数码至所述相位插值器，所述第二本振时钟输入至所述相位插值器，所述相位插值器恢复出时钟信号并输出至所述鉴相器。9.根据权利要求1所述的高速串行接口芯片的非线性度测试方法，其特征在于，所述数据源为高速串行接口芯片或误码仪。10.一种高速串行接口芯片的非线性度测试装置，其特征在于，包括：数据源，与待测芯片连接，用于向所述待测芯片输出数据信号，所述待测芯片包括时钟与数据恢复电路；第一晶振，用于提供第一本振时钟至所述数据源；
第二晶振，用于提供第二本振时钟至所述待测芯片，其中，所述第一本振时钟与所述第二本振时钟的频率不同；采样模块，用于在所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样；计算模块，用于计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。

技术总结
本申请公开了一种高速串行接口芯片的非线性度测试方法及其装置，几乎不需要任何测试设备，测试成本极低。该方法包括：提供第一本振时钟至数据源，提供第二本振时钟至待测芯片，所述第一本振时钟与所述第二本振时钟的频率不同；所述数据源输出数据信号至所述待测芯片，所述待测芯片包括时钟与数据恢复电路；所述时钟与数据恢复电路锁定后，对所述待测芯片生成的控制数码进行采样，计算所述控制数码的统计值并根据所述统计值计算差分非线性度和积分非线性度。积分非线性度。积分非线性度。


技术研发人员：王浩南 葛云龙 钟英权
受保护的技术使用者：上海钫铖微电子有限公司
技术研发日：2020.08.12
技术公布日：2022/2/23