可变电阻存储器件和包括该可变电阻存储器件的电子器件的制作方法

1.一个或更多个实施方式涉及包括可变电阻材料的非易失性存储器件。


背景技术：

2.非易失性存储器件是即使在电源断开时也能够保持所存储的数据的半导体存储器件。非易失性存储器件的示例包括可编程只读存储器(prom)、可擦除prom(eprom)、电eprom(eeprom)和闪存器件。
3.近来，根据对高集成和低功耗特性以及对存储单元的随机存取的技术要求，已经开发了诸如磁随机存取存储器(mram)和相变随机存取存储器(pram)的下一代半导体存储器件。
4.这样的下一代半导体器件可以包括可变电阻元件，其电阻值随施加到其的电流或电压而变化。可变电阻元件可以具有即使在切断电流或电压供给的情况下也维持变化后的电阻值的特性。为了获得高集成和低功耗，可变电阻元件的电阻变化特性可以在低施加电压下发生，并且电阻变化的范围可以是宽的。


技术实现要素：

5.提供了具有改善的可变电阻性能的可变电阻存储器件。
6.另外的方面将在下面的描述中部分地阐述，并且部分地从该描述将是明显的，或者可以通过本公开的所呈现实施方式的实践而获悉。
7.根据一实施方式，一种可变电阻存储器件包括可变电阻层、在可变电阻层上的第一导电元件以及在可变电阻层上且与第一导电元件间隔开的第二导电元件。可变电阻层包括第一层和在第一层上的第二层，其中第一层包括三元或以上的金属氧化物，该三元或以上的金属氧化物包含具有不同化合价的两种或更多种金属材料，第二层包括氧化物。第一导电元件和第二导电元件可以配置为响应于所施加的电压而在与第一层和第二层堆叠的方向垂直的方向上形成电流路径。
8.在一些实施方式中，第一导电元件和第二导电元件可以接触第二层。
9.在一些实施方式中，第二层可以包括硅氧化物。
10.在一些实施方式中，金属材料可以包括rb、ti、ba、zr、ca、hf、sr、sc、b、mg、al、k、y、la、si、be、nb、ni、ta、w、v、la、gd、cu、mo、cr或mn中的至少一种。
11.在一些实施方式中，金属氧化物可以由(m1)
x
(m2)yoz表示，m1和m2可以每个是金属元素，m1的化合价可以大于m2的化合价，并且可以满足x≥y。
12.在一些实施方式中，金属氧化物可以包括altio、hfalo、hfmgo、hfko、hfcao、hfsco、hfsro、hfbao、hfbo、hfyo、hflao、alzro、alsio、mgsio、mgzro、zrnbo、hfnbo或hftao。
13.在一些实施方式中，金属氧化物可以是hfalo、hfmgo、hfko、hfcao、hfsco、hfsro或hfbao。
14.在一些实施方式中，包括在金属氧化物中的两种或更多种金属材料可以被选择以
使得可变电阻层的陷阱深度小于1ev。
15.在一些实施方式中，第一层的厚度可以小于或等于约100nm。
16.在一些实施方式中，第一层的厚度可以在约1nm至约10nm的范围内。
17.在一些实施方式中，第二层的厚度可以小于或等于约5nm。
18.根据一实施方式，一种可变电阻存储器件可以包括：绝缘层；在绝缘层上的可变电阻层；在可变电阻层上的沟道层；在沟道层上的栅绝缘层；以及多个栅电极和多个绝缘体，在平行于沟道层的第一方向上交替且重复地设置在栅绝缘层上。可变电阻层可以包括第一层和在第一层上的第二层。第一层可以包括三元或以上的金属氧化物，该三元或以上的金属氧化物包含具有不同化合价的两种或更多种金属材料。第二层可以包括氧化物。
19.在一些实施方式中，第二层可以与沟道层接触，包括在第二层中的氧化物可以是沟道层的材料的氧化物。
20.在一些实施方式中，沟道层可以包括多晶硅(poly-si)材料，第二层可以包括硅氧化物。
21.在一些实施方式中，金属材料可以包括rb、ti、ba、zr、ca、hf、sr、sc、b、mg、al、k、y、la、si、be、nb、ni、ta、w、v、la、gd、cu、mo、cr或mn。
22.在一些实施方式中，金属氧化物可以由(m1)
x
(m2)yoz表示，m1和m2可以每个是金属元素，m1的化合价可以大于m2的化合价，并且可以满足x≥y。
23.在一些实施方式中，金属氧化物可以包括altio、hfalo、hfmgo、hfko、hfcao、hfsco、hfsro、hfbao、hfbo、hfyo、hflao、alzro、alsio、mgsio、mgzro、zrnbo、hfnbo或hftao。
24.在一些实施方式中，金属氧化物可以是hfalo、hfmgo、hfko、hfcao、hfsco、hfsro或hfbao。
25.在一些实施方式中，包括在金属氧化物中的两种或更多种金属材料可以被选择以使得可变电阻层的陷阱深度小于1ev。
26.在一些实施方式中，第一层的厚度可以小于或等于约100nm。
27.在一些实施方式中，第一层的厚度可以在约1nm至约10nm的范围内。
28.在一些实施方式中，第二层的厚度可以小于或等于约5nm。
29.在一些实施方式中，绝缘层可以具有在第一方向上延伸的圆柱形状。可变电阻层、沟道层和栅绝缘层可以顺序地以圆柱壳形状围绕绝缘层，并且所述多个栅电极和所述多个绝缘体可以在第一方向上交替地围绕栅绝缘层。
30.在一些实施方式中，所述多个栅电极和所述多个绝缘体当中的在第一方向上彼此相邻地设置的栅电极和绝缘体的长度之和可以小于约20nm。
31.在一些实施方式中，可变电阻存储器件可以进一步包括分别接触沟道层的在第一方向上的相对端部的漏极区和源极区。
32.在一些实施方式中，可变电阻存储器件可以进一步包括连接到漏极区的位线、连接到源极区的源极线和分别连接到所述多个栅电极的多条字线。
33.根据一实施方式，一种可变电阻存储器件可以包括：衬底；在衬底上的可变电阻层；在衬底上彼此间隔开的多个栅电极；在衬底上的沟道层，该沟道层在可变电阻层和所述多个栅电极之间延伸；栅绝缘层，在衬底上并在沟道层和所述多个栅电极之间延伸；以及源极和漏极，连接到可变电阻层并且彼此间隔开。可变电阻层包括第一层和接触第一层的第
二层。第一层包括包含具有彼此不同的化合价的第一金属和第二金属的金属氧化物，并且第二层包括氧化物。
34.在一些实施方式中，金属材料可以包括rb、ti、ba、zr、ca、hf、sr、sc、mg、al、si、be、nb、ni、ta、w、v、la、gd、cu、mo、cr或mn中的至少一种。沟道层可以包括多晶硅(poly-si)。第二层可以包括硅氧化物。
35.在一些实施方式中，可变电阻层可以在平行于衬底的上表面的第一方向上延伸。沟道层可以在可变电阻层之上，在第一方向上延伸，并且接触可变电阻层的上表面。栅绝缘层可以在沟道层之上并在第一方向上延伸。所述多个栅电极可以在栅绝缘层之上在第一方向上彼此间隔开。
36.在一些实施方式中，可变电阻存储器件可以进一步包括位线和柱。位线可以通过漏极连接到可变电阻层，并且可以在平行于衬底的上表面的第一方向上延伸。柱可以在衬底的上表面上并且可以在与第一方向交叉的第二方向上延伸。源极可以是在柱下方在衬底中的杂质区。衬底可以是半导体衬底。柱可以包括在第二方向上延伸的可变电阻层、沟道层和栅绝缘层。所述多个栅电极可以围绕柱并且可以在第二方向上彼此间隔开。
37.在一些实施方式中，金属氧化物可以包括altio、alhfo、alzro、alsio、mgsio、mgzro、mghfo、zrnbo、hfnbo或hftao。
38.根据一实施方式，一种电子器件包括上述可变电阻存储器件中的任何一个。
附图说明
39.通过结合附图进行的以下描述，本公开的某些实施方式的以上和其它方面、特征和优点将更加明显，其中：
40.图1是显示出根据一实施方式的可变电阻存储器件的示意性结构的截面图；
41.图2是描述在图1的可变电阻存储器件中提供的可变电阻层中发生的电阻变化的原理的概念图；
42.图3a至图3c是显示出被制造以测试各种可变电阻材料的可变电阻性能的样品的示意性结构的截面图；
43.图4a至图4c分别示出了针对图3a至图3c的样品的i-v曲线；
44.图5a至图5c是显示出被制造以测量图3a至图3c的可变电阻材料的边界陷阱密度的样品的示意性构造的截面图；
45.图6a至图6c分别是针对图5a至图5c的样品测量的电压对电容的曲线图；
46.图7a至图7c示出针对包括各种类型的金属氧化物的可变电阻层的vo形成能、陷阱深度和i-v曲线的计算模拟结果；
47.图8a是显示出根据另一实施方式的可变电阻存储器件的示意性构造的截面图；
48.图8b示出了根据一实施方式的图8a的可变电阻存储器件的等效电路；
49.图9是描述图8a的可变电阻存储器件的操作的示例的概念图；
50.图10是显示出根据另一实施方式的可变电阻存储器件的示意性结构的截面图；
51.图11是显示出根据一实施方式的提供在图10的可变电阻存储器件中的存储串的示意图的透视图；
52.图12是根据一实施方式的图10的可变电阻存储器件的等效电路图；
53.图13是根据一实施方式的存储系统的框图；
54.图14是显示出根据一实施方式的神经形态装置和与其连接的外部器件的框图。
具体实施方式
55.现在将详细参考实施方式，其示例在附图中示出，其中，相同的附图标记始终指代相同的元件。就这一点而言，当前的实施方式可以具有不同的形式，而不应该被解释为限于这里阐述的描述。因此，下面仅通过参考附图描述实施方式以解释各方面。如在这里使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。诸如
“……
中的至少一个”的表达，当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。例如，“a、b和c中的至少一个”、“a、b或c中的至少一个”、“a、b、c或其组合中的一个”和“a、b、c及其组合中的一个”可以分别解释为覆盖以下组合中的任一个：a；b；a和b；a和c；b和c；以及a、b和c。
56.当在本说明书中结合数值使用术语“约”或“基本上”时，意图是相关数值包括围绕所述数值的制造或操作公差(例如，
±
10％)。此外，当词语“大概”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，而是形状的宽容度(latitude)在本公开的范围内。此外，无论数值或形状被修饰为“约”还是“基本上”，应理解这些值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如，
±
10％)。
57.在下文中，将参考附图详细描述实施方式。以下描述的实施方式仅是示例，并且从该实施方式的各种修改可以是可能的。在附图中，相同的附图标记始终指代相同的元件，并且为了清晰和说明的方便，可以放大元件的尺寸。
58.将理解，当元件或层被称为“在”另一元件或层“上方”或者“在”另一元件或层“上”时，该元件或层可以直接在所述另一元件或层或者中间元件或层上。
59.将理解，尽管在这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些术语仅用于将一个元件与另一元件区分开。这些术语并不旨在限制元件的材料或结构上的差异。
60.除非在上下文中具有明显不同的含义，否则以单数形式使用的表达包括复数形式的表达。将进一步理解，在这里使用的术语“包括”和/或“包含”明确说明所述特征或元件的存在，但是不排除一个或更多个其它特征或元件的存在或添加。
61.在实施方式中使用的术语诸如“单元”或“模块”表示用于处理至少一个功能或操作的单元，并且可以以硬件或软件、或以硬件和软件的组合来实现。
[0062]“该”和与其类似的其它指示词的使用可以对应于单数形式和复数形式。
[0063]
关于构成方法的操作，可以以任何适当的顺序执行该操作，除非清楚地描述了操作的顺序或者除非上下文另外明确指出。同样，在这里提供的任何和所有示例或语言的使用仅旨在更好地阐明本公开，除非另外声明，否则不对本公开的范围构成限制。
[0064]
图1是示出根据一实施方式的可变电阻存储器件的示意性结构的截面图，图2是描述在图1的可变电阻存储器件中提供的可变电阻层中发生的电阻变化的原理的概念图。
[0065]
参照图1，可变电阻存储器件100包括可变电阻层130以及用于将电压施加到可变电阻层130的第一导电元件e1和第二导电元件e2，可变电阻层130包括第一层11和第二层12。
[0066]
第一导电元件e1和第二导电元件e2被设置为接触第二层12并且被设置为在可变电阻层130上彼此间隔开以在可变电阻层130中在与其中第一层11和第二层12堆叠的方向垂直的方向上形成电流路径。
[0067]
第一层11包括包含具有不同化合价的两种或更多种金属材料的三元或以上的金属氧化物。第一层11的金属氧化物中包括的金属材料可以是rb、ti、ba、zr、ca、hf、sr、sc、b、mg、al、k、y、la、si、be、nb、ni、ta、w、v、la、gd、cu、mo、cr或mn中的至少一种。第一层11可以包括三元或以上的金属氧化物，该三元或以上的金属氧化物包括具有不同的化合价的至少两种金属材料(m1和m2)，第二层12包括氧化物，诸如硅氧化物(sio2)。
[0068]
第二层12可以包括氧化物。第二层12可以包括硅氧化物，但不限于此。在应用了可变电阻存储器件100的器件中，第二层12可以包括与第二层12接触的材料的氧化物。
[0069]
第一导电元件e1和第二导电元件e2可以设置在可变电阻层130的相对两端，并且可以设置为在施加电压时在可变电阻层130中在水平方向(也就是，与其中第一层11和第二层12堆叠的方向垂直的方向)上形成电流路径。第一导电元件e1和第二导电元件e2可以形成为接触第二层12的相对两端。
[0070]
可变电阻层130具有根据所施加的电压而变化的电阻特性。可变电阻层130的电阻特性可以取决于是否由可变电阻层130中的氧生成(其响应于施加到形成在可变电阻层130上的第一导电元件e1和第二导电元件e2的电压)而形成导电细丝(conductive filament)。根据是否形成导电细丝，可变电阻层130可以表示低电阻状态或高电阻状态，因此，可以写入信息“1”或“0”。将可变电阻层130从高电阻状态改变为低电阻状态的施加电压被称为设定电压(v
set
)，将可变电阻层130从低电阻状态改变为高电阻状态的施加电压被称为复位电压(v
reset
)。根据一实施方式的可变电阻存储器件100提出了可变电阻层130的构造，该可变电阻层130实现低设定电压并且具有在高电阻状态的电阻与低电阻状态的电阻之间的大的差异。
[0071]
如在该实施方式中那样，包括具有不同化合价的两种金属材料的金属氧化物可以包括多个氧空位vo。例如，如图2所示，当包括在第一层11中的金属氧化物是包括具有4价的hf和具有3价的al的hfalo时，al移动到hf位点并且在hfalo层和sio2层之间的界面处形成氧空位。这样的原子行为可以表示如下。
[0072]
al2o3 hfo2→
2al
hf
* vo** 3o
ox
[0073]
在以上原子行为表示中，al
hf
*是指其中在al2o3的结构中一些al占据hfo2中的hf位点的结构。vo**是指其中o位点为空的结构，o
ox
是指其中o位于o位点的结构。
[0074]
如上形成的氧空位vo被聚集以形成导电细丝，并且可变电阻层130的电阻通过导电细丝降低。
[0075]
当即使在低施加电压下也容易形成导电细丝并且由所施加的电压产生的低电阻状态的电阻与高电阻状态的电阻之差增大时，可变电阻性能可以是优异的。
[0076]
当可变电阻层130如在本技术的实施方式中那样构造时，诸如在下面讨论的图1和/或图8a和图10中，与使用基于电荷俘获的可变电阻元件或使用相变材料的可变电阻元件的情况相比，可以以较小的厚度实现期望的电阻变化范围。第一层11的厚度可以小于或等于约100nm，或者可以小于或等于约10nm。第一层11的厚度可以大于或等于约1nm。第二层12的厚度可以小于或等于约5nm。
[0077]
作为第一层11的金属氧化物中包含的金属材料(m1和m2)，可以使用具有2ev或更大的带隙能量的氧化物的材料。这些材料及其化合价在表1中显示。
[0078]
[表1]
[0079]
[0080][0081]
参照表1，可以形成包括具有不同化合价的两种金属材料的金属氧化物(m1-m2-o)。可以使用表2中所示的组合。
[0082]
[表2]
[0083][0084][0085]
m1的化合价与m2的化合价之差可以大于或等于1。替代地，m1的化合价与m2的化合价之差可以大于或等于2。化合价的差越大，可以存在的氧空位越多，并且可以设定化合价的差大于2的组合。
[0086]
金属化合物m1-m2-o中m1和m2各自的含量比例没有特别限制。可以设定适当的含量比，其中氧空位在该含量比的状况下尽可能多地产生。最佳含量比可以根据m1和m2的化
合价来确定，并且最佳含量比可以根据原子的类型来确定。例如，金属氧化物可以由(m1)
x
(m2)yoz表示，当m1是具有比m2的化合价大的化合价的金属时，可以满足x≥y。当表示为x y＝1时，x可以在0.5≤x《1的范围内，y可以在0《y≤0.5的范围内。备选地，x可以在0.7≤x《1的范围内，y可以在0《y≤0.3的范围内。然而，本公开的实施方式不限于此，并且可以根据金属元素的类型而不同地调整。
[0087]
尽管上面描述了包括两种金属材料的三元氧化物，但是可以在可变电阻层130中采用包括具有不同化合价的三种金属材料的四元氧化物。例如，在m1-m2-m3-o的组合中，m1、m2和m3是不同的金属材料，并且m1、m2和m3中的至少两种金属材料可以具有不同的化合价。换句话说，m1、m2和m3中的至少两种具有不同的化合价，而不是所有的m1、m2和m3都应具有不同的化合价。在一些实施方式中，可变电阻层130的第一层11可以包括四元氧化物。
[0088]
图3a至图3c是显示出被制造以测试各种可变电阻材料的可变电阻性能的样品的示意性结构的截面图，图4a至图4c分别示出了针对图3a至图3c的样品的i-v曲线。
[0089]
如图3a所示，在si晶片上依次沉积sio2、n型si、sio2和n型si，并且通过使用图案化和蚀刻工艺形成n-si/sio2/n-si的圆柱结构。可变电阻材料(例如hfo2)在圆柱形元件的侧表面上沉积至10nm的厚度，并且当电压施加在上电极(例如n-si)和下电极(例如n-si)之间时，电流沿着hfo2/sio2层从上部n-si流到下部n-si。在这种情况下，ti/pt沉积在上电极例如n-si上，以改善上电极n-si与探针台终端之间的接触电阻。
[0090]
在图3b中，al2o3(10nm)在n-si/sio2/n-si的圆柱结构的表面上沉积作为可变电阻材料，并且当在上电极(例如n-si)和下电极(例如n-si)之间施加电压时，电流沿着al2o3/sio2层从上部n-si流到下部n-si。
[0091]
在图3c中，hfalo(10nm)在n-si/sio2/n-si的圆柱结构的表面上沉积作为可变电阻材料，并且当在上电极(例如n-si)和下电极(例如n-si)之间施加电压时，电流沿着hfalo/sio2层从上部n-si流到下部n-si。
[0092]
图4a至图4c分别示出了图3a至图3c的样品的i-v曲线。
[0093]
当电压从0v变为8v时(步骤
①
)，可变电阻材料的电阻状态从高电阻状态(hrs)变为低电阻状态(lrs)，并且当电压再次从8v降低到0v(步骤
②
)时，可变电阻材料的电阻状态从lrs变为hrs。然后，执行将电压从0v变为-6v的过程(步骤
③
)和将电压从-6v变为0v的过程(步骤
④
)，从而结束一个周期。
[0094]
为了识别电阻变化现象，在4v下读取可变电阻材料的电阻。在这种情况下，可以确定在第一步骤(
①
)中处于hrs的在4v处的电阻值与在第二步骤(
②
)中的在4v处的电阻值相差1000倍的样品可以用作可变电阻器件。
[0095]
作为测量分别使用hfo2、al2o3和hfalo作为可变电阻材料的图3a至图3c的每个的64个样品的结果，满足以上要求的产率对于hfo2是39.1％，对于al2o3是37.5％。hfalo的电阻值在产率为64.1％的状况下相差1000倍。
[0096]
换句话说，与现有技术中用作可变电阻材料的hfo2和al2o3相比，在本实施方式中将hfalo用作可变电阻材料的情况下，产率提高了约25％或更多。以上情况的原因在于，由于与仅包含单一金属的金属氧化物hfo2和al2o3不同，hfalo具有彼此混合的有不同化合价的两种金属，所以即使在施加电压之前也存在氧空位。这样的结果与利用边界陷阱密度的概念可预测的结果相同。
[0097]
图5a至图5c是显示出被制造以测量图3a至图3c的可变电阻材料的边界陷阱密度的样品的示意性构造的截面图，图6a至图6c分别是针对图5a至图5c的样品测量的电压对电容的曲线图。
[0098]
边界陷阱密度(q
ot
)可以通过使用以下公式获得。
[0099][0100]
在以上公式中，c
ox
是指累积的氧化物电容，v
fb
是指平带电压，c
fb
是指平带电容，q是指电荷的基本量，a是指电极的面积，e
si
是指硅的介电常数，ld是指德拜长度，na是指掺杂浓度，k是玻尔兹曼常数，t是绝对温度。从电容曲线图提取c
ox
，并且从c
ox
计算c
fb
。在该曲线图中，与计算出的c
fb
相对应的两个v值之间的间隔为
△vfb
。然而，曲线图中显示的c
fb
被示例性地表示以解释
△vfb
，而不是精确的数值。
[0101]
下表显示了从测量的电容曲线图计算边界陷阱密度的结果。
[0102]
[表3]
[0103] sio2/hfo2sio2/al2o3sio2/hfalo产率39.1％37.5％64.1％边界陷阱密度(cm-2
)3.74*10
11
1.34*10
12
2.08*10
12
[0104]
在表3中，显示出了根据图4a至图4c的iv曲线的高电阻值/低电阻值大于或等于1000的产率，并且sio2/hfalo具有三种情况当中的最高产率和最高的边界陷阱密度。在其中混合了至少两种具有不同化合价的金属材料的氧化物中，氧空位更容易且更多地形成。
[0105]
图7a至图7c示出了针对包括各种类型的金属氧化物的可变电阻层的vo形成能、陷阱深度和i-v曲线的计算模拟结果。
[0106]
图7a示出氧空位形成能。在图形中，比较例表示为ref，指的是可变电阻层为sio2/hfo2的情况，金属元素(m)的随后表示代表电阻变化层为sio2/hfmo的情况。m包括b、mg、al、k、ca、sc、sr、y、ba和la。
[0107]
在氧空位形成能(vo形成能)具有正( )高值时，状态不稳定，因此，可以看出，难以很好地形成氧空位或很好地维持形成的氧空位。因此，预期氧空位形成能越高，允许可变电阻层从高电阻状态变为低电阻状态的设定电压vset越高。相反，在氧空位形成能负地(-)低时，状态稳定，氧空位可以很好地形成或形成的氧空位可以很好地保持，因此，预期设定电压vset降低。
[0108]
如图形所示，在三元金属氧化物用于可变电阻层的所有情况下，氧空位形成能都低于其中使用hfo2的比较例(ref)的情况，因此，可以确认三元金属氧化物可以有效地用于降低设定电压。
[0109]
图7b示出陷阱深度。同样在图7b的图形中，比较例表示为ref，并且指的是可变电阻层为sio2/hfo2的情况，金属元素(m)的随后表示代表可变电阻层为sio2/hfmo的情况。m包
括b、mg、al、k、ca、sc、sr、y、ba和la。
[0110]
陷阱深度在以下公式中定义为φ
t
。
[0111][0112]
这里，j指电流密度，q指单位电荷量，μ指迁移率，e指电场，nc指导带中的态密度，k指玻尔兹曼常数，t指绝对温度，ε指介电常数。
[0113]
陷阱深度表示能带图中的陷阱能级和导带最小值之间的差。当陷阱深度小时，在陷阱能级的电子可以很好地移动到导带，当移动到导带时，电子可以自由移动，因此电流密度可以增加。陷阱深度越小，电子可上升到导带的可能性就越高。同时，上述陷阱密度是可变电阻材料每单位体积的陷阱数量，陷阱密度越高，可上升到导带以上的电子数量越多。因此，当陷阱密度大而陷阱深度小时，对于提高电流密度是有利的。此外，预期陷阱深度越小，对应于高电阻与低电阻的比的电流比i
on
/i
off
越大。
[0114]
如图形所示，在将三元金属氧化物用于可变电阻层的所有情况下，陷阱深度都小于其中使用hfo2的比较例(ref)的情况，因此，可以确认，三元金属氧化物可以有效地用于增加开关电流比。
[0115]
图7c示出了i-v曲线。同样在图7c的图形中，比较例表示为ref，并且指的是可变电阻层为sio2/hfo2的情况，并且金属氧化物(hfmo)的随后的表示代表可变电阻层为sio2/hfmo的情况。以从上到下的顺序，m是指al、ca、sr、mg、k、sc和ba。
[0116]
所示的i-v曲线是在可变电阻层中形成氧空位之后的i-v曲线并且对应于达到低电阻状态的情况。可以看出，代表高电流的曲线代表高开关电流比，从曲线图中可以看出，在三元金属氧化物用于可变电阻层的所有情况下，开关电流比都比使用hfo2的比较例(ref)的情况高。
[0117]
形成氧空位所需的能量可以看作氧空位形成能，当电压施加到可变电阻层时，原子获得能量，可以形成氧空位。因此，当氧空位形成能低时，即使在低电压下也可以形成氧空位，从而降低设定电压。因此，在三元金属氧化物用于可变电阻层的所有情况下，与使用hfo2的比较例(ref)的情况相比，预期设定电压低。
[0118]
因此，降低设定电压和增加开关电流比可以有助于低功耗以及集成密度的提高，为此，可以为可变电阻层选择提供在可变电阻层中的三元金属氧化物，以具有低的vo形成能和低的陷阱深度。例如，参照图7a至图7c，在可变电阻层中采用的三元金属氧化物可以被选择，以使得可变电阻层小于或等于1ev或小于或等于0.8ev。
[0119]
在下文中，将描述应用了这种可变电阻层的各种示例的可变电阻存储器件。
[0120]
图8a是显示出根据另一实施方式的可变电阻存储器件的示意性配置的截面图，图8b示出图8a的可变电阻存储器件的等效电路。图9是描述图8a的可变电阻存储器件的操作的示例的概念图。
[0121]
参照图8a，可变电阻存储器件200包括绝缘层210(也被称为衬底210)、设置在绝缘层210上的可变电阻层230、设置在可变电阻层230上的沟道层240、设置在沟道层240上的栅绝缘层250以及形成在栅绝缘层250上的多个栅电极260。绝缘体270可以提供在所述多个栅电极260之间的空间中以分开相邻的栅电极260。然而，可变电阻存储器件200仅是示例，绝缘体270可以被省略。
[0122]
参考图8a，可变电阻层230包括包含第一材料的第一层21和设置在第一层21上的第二层22。第一层21包括包含具有不同化合价的至少两种金属材料(m1和m2)的三元或以上的金属氧化物。第二层22包括氧化物。可变电阻层230中的材料和可变电阻层230的特性与针对图1的可变电阻层130所描述的那些基本相同。在具有不同化合价的至少两种金属材料被混合的氧化物中，存在多个氧空位vo，因此导电细丝可以容易地形成。
[0123]
沟道层240可以包括半导体材料。第二层22可以与沟道层240接触，并且第二层22可以包括沟道层240的材料的氧化物。例如，沟道层240可以包括例如多晶硅，并且第二层22可以包括硅氧化物(sio2)，其是由于多晶硅引起的天然氧化物。沟道层240的材料不限于多晶硅，例如，可以包括各种半导体材料，诸如ge、igzo或gaas。包括在第二层22中的天然氧化物材料可以根据沟道层240的材料而变化。
[0124]
源电极s和漏电极d可以连接到沟道层240的相对两端。源电极s可以被称为源极s，漏电极d可以被称为漏极d。
[0125]
栅绝缘层250可以包括各种绝缘材料。例如，硅氧化物、硅氮化物或硅氮氧化物可以用于栅绝缘层250。
[0126]
用于导通/关断沟道层240的电压可以被选择性地施加到所述多个栅电极260中的每个。
[0127]
可变电阻存储器件200具有其中多个存储单元mc被排列的结构，并且所述多个存储单元mc中的每个可以具有并联连接的晶体管和可变电阻器，如图8b的等效电路所示。每个可变电阻通过施加到栅电极的电压以及源电极s和漏电极d之间的电压而设定，并且是与信息1或0相对应的值。
[0128]
将参考图9描述可变电阻存储器件200的操作。
[0129]
当选择将被写入的存储单元时，对应的存储单元的栅极电压值被调节，以使得在被选择的存储单元中不形成沟道，也就是，沟道被关断，并且未被选择的存储单元的栅极电压值被调节，以使得未被选择的存储单元中的沟道被导通。
[0130]
图9示出了一种情况，其中栅极电压施加到每个存储单元中的栅电极260，使得在中央的存储单元mc2被关断(off)，并且在存储单元mc2的相对两侧的两个存储单元mc1和mc3被导通(on)。当在源电极s和漏电极d之间施加电压时，形成由箭头a表示的导电路径。参照图9和下面的表4，可以通过将所施加的电压设定为v
set
或v
reset
的值而将期望的信息1或0写入被选择的存储单元mc2中。写入0或将被选择的存储单元中的值从1改为0也可以称为擦除操作。
[0131]
类似地，在读取操作中，可以对被选择的存储单元执行读取。也就是，调节施加到每个栅电极260的栅极电压，以使得被选择的存储单元mc2的沟道关断，并且未被选择的存储单元mc1和mc3的沟道导通，然后测量由于在源电极s和漏电极d之间施加的电压(v
read
)而导致的在相应存储单元mc2中流动的电流，以识别存储单元状态(1或0)。
[0132]
[表4]
[0133] 写入读取被选择的栅极voffvoff未被选择的栅极vonvon被选择的vsdvset或vresetvread
[0134]
图10是显示出根据另一实施方式的可变电阻存储器件的示意性结构的截面图，图11是显示出提供在图10的可变电阻存储器件中的存储串的示意性结构的透视图。图12是图11的可变电阻存储器件的等效电路图。
[0135]
本实施方式的可变电阻存储器件500是垂直nand(vnand)存储器，其中包括可变电阻材料的多个存储单元mc在垂直方向上排列。
[0136]
参照图10至图12，下面将描述可变电阻存储器件500的详细配置。
[0137]
首先，参考图10，在衬底520上形成多个单元串cs。
[0138]
衬底520可以包括掺有第一类型杂质的硅材料。例如，衬底520可以包括掺有p型杂质的硅材料。例如，衬底520可以是p型阱(例如，袋状p阱)。在下文中，假定衬底520是p型硅。然而，衬底520不限于p型硅。
[0139]
在衬底520中提供作为源极区的掺杂区525。掺杂区525可以是与衬底520不同的n型。在下文中，假定掺杂区525是n型。然而，掺杂区525不限于n型。掺杂区525可以连接到公共源极线csl。掺杂区525也可以被称为源极525。
[0140]
如图12的电路图所示，可以有k*n个单元串cs，它们以矩阵形式布置，并且可以每个根据其在每行和每列中的位置而被称为csij(1≤i≤k，1≤j≤n)。每个单元串csij连接到位线bl、串选择线ssl、字线wl和公共源极线csl。
[0141]
每个单元串csij包括存储单元mc和串选择晶体管sst。每个单元串csij中的存储单元mc和串选择晶体管sst可以在高度方向(z方向)上堆叠。
[0142]
单元串cs的多行分别连接到不同的串选择线ssl1至sslk。例如，单元串cs11至cs1n中的串选择晶体管sst共同地连接到串选择线ssl1。单元串csk1至cskn中的串选择晶体管sst共同地连接到串选择线sslk。
[0143]
单元串cs的多列分别连接到不同的位线bl1至bln。例如，单元串cs11至csk1中的存储单元mc和串选择晶体管sst可以共同地连接到位线bl1，单元串cs1n至cskn中的存储单元mc和串选择晶体管sst可以共同地连接到位线bln。
[0144]
单元串cs的所述多行可以分别连接到不同的公共源极线csl1至cslk。例如，单元串cs11至cs1n中的串选择晶体管sst可以共同地连接到公共源极线csl1，单元串csk1至cskn中的串选择晶体管sst可以共同地连接到公共源极线cslk。
[0145]
位于距衬底520或串选择晶体管sst相同高度处的存储单元mc的栅电极可以共同地连接到一条字线wl，并且位于距衬底520或串选择晶体管sst不同高度处的存储单元mc的栅电极可以分别连接到不同的字线wl1至wlm。
[0146]
图12中显示的电路结构仅是示例。例如，单元串cs的行数可以增加或减少。随着单元串cs的行数变化，连接到单元串cs的行的串选择线的数量和连接到一条位线的单元串cs的数量也可以变化。随着单元串cs的行数变化，连接到单元串cs的行的公共源极线的数量也可以变化。
[0147]
单元串cs的列数可以增加或减少。随着单元串cs的列数变化，连接到单元串cs的列的位线的数量和连接到一条串选择线的单元串cs的数量也可以变化。
[0148]
单元串cs的高度可以增加或减小。例如，堆叠在每个单元串cs中的存储单元mc的数量可以增加或减少。随着堆叠在每个单元串cs中的存储单元mc的数量变化，字线wl的数量也可以变化。例如，提供给每个单元串cs的串选择晶体管的数量可以增加。随着提供给每
个单元串cs的串选择晶体管的数量变化，串选择线或公共源极线的数量也可以变化。当串选择晶体管的数量增加时，串选择晶体管可以像存储单元mc一样地堆叠。
[0149]
例如，可以以单元串cs的行为单位执行写入和读取操作。单元串cs可以由公共源极线csl以一行为单位被选择，并且可以由串选择线ssl以一行为单位被选择。而且，可以以至少两条公共源极线csl为单位向公共源极线csl施加电压。可以以全部公共源极线csl为单位向公共源极线csl施加电压。
[0150]
在单元串cs的被选择的行中，可以以页为单位执行写入和读取操作。页可以表示连接到一条字线wl的一行存储单元。在单元串cs的被选择的行中，可以通过字线wl以页为单位选择存储单元。
[0151]
如图11所示，单元串cs包括具有圆柱形状的柱pl以及以环形形状围绕柱pl的多个栅电极560和多个绝缘体570。所述多个绝缘体570中的每个在所述多个栅电极560之间分离，并且所述多个栅电极560和所述多个绝缘体570中的每个可以在垂直方向(z方向)上交替地堆叠。具有圆柱形状的柱pl包括在垂直方向上延伸并且具有圆柱形状的绝缘层510以及以圆柱壳形状顺序地围绕绝缘层510的可变电阻层530、沟道层540和栅绝缘层550。
[0152]
栅电极560可以包括以高浓度掺杂的金属材料或硅材料。每个栅电极560连接到字线wl和串选择线ssl之一。
[0153]
绝缘体570可以包括各种绝缘材料，诸如硅氧化物或硅氮化物。
[0154]
柱pl可以包括多个层。柱pl的最外层可以是栅绝缘层550。例如，栅绝缘层550可以包括各种绝缘材料，诸如硅氧化物、硅氮化物或硅氮氧化物。栅绝缘层550可以共形地沉积在柱pl上。
[0155]
沟道层540可以沿着栅绝缘层550的内表面共形地沉积。沟道层540可以包括掺有第一类型掺杂剂的半导体材料。沟道层540可以包括掺有与衬底520相同类型的硅材料，例如，当衬底520包括掺杂为p型的硅材料时，沟道层540也可以包括掺杂为p型的硅材料。替代地，沟道层540可以包括诸如ge、igzo或gaas的材料。
[0156]
可变电阻层530可以沿着沟道层540的内表面设置。可变电阻层530可以设置为接触沟道层540，并且可以共形地沉积在沟道层540上。
[0157]
可变电阻层530根据施加到其的电压而改变为高电阻状态或低电阻状态，并且包括第一层51和第二层52，第一层51包括包含具有不同化合价的至少两种金属材料的金属氧化物，第二层52包括硅氧化物。
[0158]
可变电阻层530中的材料和可变电阻层530的特性与针对可变电阻层130描述的那些基本相同。具有包括两种金属材料(m1和m2)的三元体系或更复杂的多组分体系的金属氧化物可以包括在第一层51中，该两种金属材料(m1和m2)具有不同的化合价。m1和m2可以每个包括具有2ev或以上的带隙能量的氧化物，例如，rb、ti、ba、zr、ca、hf、sr、sc、b、mg、al、k、y、la、si、be、nb、ni、ta、w、v、la、gd、cu、mo、cr或mn。第一层51中包括的金属氧化物(m1-m2-o)可以是al-ti-o、hf-al-o、hf-mg-o、hf-k-o、hf-ca-o、hf-sc-o、hf-sr-o、hf-ba-o、hf-b-o、hf-y-o、hf-la-o、al-zr-o、al-si-o、mg-si-o、mg-zr-o、zr-nb-o、hf-nb-o或hf-ta-o。
[0159]
可变电阻存储器件500包括可变电阻层530，在其中氧空位容易地形成，从而允许高电阻状态的电阻值和低电阻状态的电阻值之差增大。因此，可变电阻存储器件500可以具有低设定电压和低复位电压的特性。
[0160]
绝缘层510可以沿着可变电阻层530的内表面沉积。绝缘层510可以填充柱pl的最内空间。
[0161]
沟道层540和可变电阻层530可以接触掺杂区525，也就是，公共源极区。
[0162]
漏极区580可以提供在单元串cs的柱pl上。漏极区580可以包括掺有第二类型掺杂剂的硅材料。例如，漏极区580可以包括掺杂为n型的硅材料。漏极区580也可以被称为漏极结构580。
[0163]
位线590可以提供在漏极区580上。漏极区580和位线590可以经由接触塞彼此连接。
[0164]
每个栅电极560与栅绝缘层550、沟道层540和可变电阻层530中的区域构成存储单元mc，所述区域在水平方向(x方向)上面对每个栅电极560。也就是，存储单元mc具有其中包括栅电极560、栅绝缘层550和沟道层540的晶体管与由可变电阻层530提供的可变电阻器并联连接的电路结构。
[0165]
以上并联连接结构在垂直方向(z方向)上连续布置以形成单元串cs。另外，单元串cs的相对两端可以分别连接到公共源极线csl和位线bl，如图12的电路图所示。当电压被施加到公共源极线csl和位线bl时，可以对所述多个存储单元mc执行编程、读取和擦除操作。
[0166]
例如，参照图12和下面的表5，当选择要被写入的存储单元mc时，通过被选择的字线调节相应的存储单元的栅极电压值，使得在被选择的存储单元中不形成沟道，也就是，沟道被关断，并且通过未被选择的字线调节未被选择的存储单元的栅极电压值，使得未被选择的存储单元中的沟道被导通。因此，由施加到公共源极线csl和位线bl的电压形成的电流路径穿过被选择的存储单元mc中的可变电阻层530的区域。此时，可以通过将所施加的电压设定为v
set
值或v
reset
值来获得低电阻状态或高电阻状态，并且可以将期望的信息1或0写入被选择的存储单元mc中。写入0或将被选择的存储单元中的值从1变为0也可以称为擦除操作。
[0167]
在读取操作中，可以与如以上那样类似地执行对被选择的存储单元的读取。也就是，调节施加到每个栅电极560的栅极电压，以使得被选择的存储单元mc的沟道关断并且未被选择的存储单元mc的沟道导通，然后测量由于在公共源极线csl和位线bl之间施加的电压(v
read
)而导致的在对应的存储单元mc中流动的电流以识别存储单元状态(1或0)。
[0168]
[表5]
[0169]
[0170]
如上所述，根据实施方式的可变电阻存储器件500将存储单元mc配置为包括可变电阻层530并通过布置存储单元mc而形成存储元件，在可变电阻层530中，导电细丝由于氧空位而容易地形成。因此，可变电阻层530可以比具有常规结构的存储元件(例如，基于相变材料的存储元件或基于电荷俘获的存储元件)相对更薄，并且可变电阻存储器件500可以具有低操作电压。
[0171]
在以上常规vnand结构中，由于根据单元串cs的高度的封装限制，存在增加单元串cs中包括的栅电极的数量的限制。此外，在基于电荷俘获的存储器件的情况下，由于干扰而存在减小相邻栅电极之间的距离的限制。例如，已知难以将在垂直方向(z方向)上彼此相邻的栅电极和绝缘体的垂直长度之和ls减小到小于或等于约38nm，因此存储器容量受到限制。
[0172]
在根据一实施方式的可变电阻存储器件500中，可以使用可变电阻层530减小和/或最小化在垂直方向(z方向)上彼此相邻的栅电极560和绝缘体570的长度之和ls。在一实施方式中，该长度可以减小为小于或等于约20nm，例如约15nm，在这种情况下，存储器容量可以加倍或更大。
[0173]
可变电阻存储器件500可以解决下一代vnand中存储单元之间的按比例缩小(scaling)问题，从而增加密度并实现低功耗。
[0174]
根据本公开的实施方式的可变电阻存储器件100、200和500可以用作各种电子器件的存储系统。可变电阻存储器件500可以被实现为芯片型存储块，以用作神经形态计算平台或用于构建神经网络。
[0175]
图13是根据一实施方式的存储系统的框图。
[0176]
参照图13，存储系统1600可以包括存储控制器1601和存储器件1602。存储控制器1601对存储器件1602执行控制操作。例如，存储控制器1601向存储器件1602提供用于对存储器件1602执行编程(或写入)、读取和/或擦除操作的地址add和命令cmd。此外，可以在存储控制器1601与存储器件1602之间传输用于编程操作的数据和读取的数据。
[0177]
存储器件1602可以包括存储单元阵列1610和电压发生器1620。存储单元阵列1610可以包括布置在多条字线和多条位线彼此交叉的区域中的多个存储单元。存储单元阵列1610可以包括基于图1、图8a和图10的实施方式的可变电阻存储器件。
[0178]
存储控制器1601可以包括处理电路，诸如：包括逻辑电路的硬件；硬件/软件组合，诸如处理器执行软件；或其组合。处理电路的示例可以包括中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器和专用集成电路(asic)，但不限于此。存储控制器1601可以响应于来自主机(未示出)的请求而操作，并且可以配置为通过访问存储器件1602并控制以上讨论的控制操作(例如，写入/读取操作)而变为专用控制器。存储控制器1601可以生成用于对存储单元阵列1610执行编程/读取/擦除操作的地址add和命令cmd。此外，响应于来自存储控制器1601的命令，电压发生器1620(例如，电源电路)可以为了存储单元阵列1610中的数据编程或数据读取而生成用于控制字线的电压电平的电压控制信号。
[0179]
另外，存储控制器1601可以对从存储器件1602读取的数据执行确定操作。例如，可以由从存储单元读取的数据确定导通单元的数量和/或关断单元的数量。存储器件1602可以根据读取所读取数据的结果将通过/失败信号p/f提供给存储控制器1601。存储控制器
1601可以参考通过/失败信号p/f来控制存储单元阵列1610的写入和读取操作。
[0180]
图14是示出根据一实施方式的神经形态装置和与其连接的外部器件的框图。
[0181]
参照图14，神经形态装置1700可以包括处理电路1710和/或存储器1720。神经形态装置1700可以包括基于图1、图8a和图10的实施方式的可变电阻存储器件。
[0182]
在一些示例实施方式中，处理电路1710可以配置为控制用于驱动神经形态装置1700的功能。例如，处理电路1710可以配置为通过执行存储在存储器1720中的程序来控制神经形态装置1700。在一些示例实施方式中，处理电路1710可以包括诸如逻辑电路的硬件、诸如配置为执行软件的处理器的硬件/软件组合、或其组合。例如，处理器可以包括cpu、图形处理单元(gpu)、神经形态装置1700中包括的应用处理器(ap)、alu、数字信号处理器、微型计算机、fpga、soc、可编程逻辑单元、微处理器和asic，但不限于此。在一些示例实施方式中，处理电路1710可以相对于外部器件1730读取/写入各种数据，和/或可以配置为使用读取/写入的数据执行神经形态装置1700。在一些实施方式中，外部器件1730可以包括外部存储器和/或传感器阵列，每个具有图像传感器(例如，互补金属氧化物半导体(cmos)图像传感器电路)。
[0183]
在一些实施方式中，图14的神经形态装置1700可以应用于机器学习系统。机器学习系统可以使用各种人工神经网络组织和处理模型，例如卷积神经网络(cnn)、解卷积神经网络、包括长短期记忆(lstm)单元的循环神经网络(rnn)和/或门控循环单元(gru)、堆叠神经网络(snn)、状态空间动态神经网络(ssdnn)、深度信念网络(dbn)、生成对抗网络和/或受限玻尔兹曼机(rbm)。
[0184]
替代地或附加地，机器学习系统可以包括其它形式的机器学习模型，例如，线性和/或逻辑回归、统计聚类、贝叶斯分类、决策树、降维(诸如主成分分析)、专家系统和/或其组合，包括集成(ensemble)(诸如随机森林)。这些机器学习模型可以用于提供各种服务和/或应用。例如，可以由电子器件执行图像分类服务、基于生物特征或生物特征数据的用户验证服务、高级驾驶员辅助系统(adas)、语音助手服务或自动语音识别(asr)服务。
[0185]
在可变电阻存储器件中，电阻变化可以在低施加电压下发生。
[0186]
可变电阻存储器件可以具有宽范围的电阻变化。
[0187]
可变电阻存储器件可以容易地实现低功耗和高集成度。
[0188]
应理解，在这里描述的实施方式应仅在描述性意义上考虑，而不是出于限制目的。每个实施方式中的特征或方面的描述通常应被认为可用于其它实施方式中的其它类似特征或方面。尽管已经参考附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，可以在不脱离由所附权利要求限定的精神和范围的情况下在其中进行形式和细节上的各种改变。
[0189]
本技术基于2020年8月13日向韩国知识产权局提交的韩国专利申请第10-2020-0102054号以及2021年8月3日向韩国知识产权局提交的韩国专利申请第10-2021-0102019号并要求其优先权，该韩国专利申请的全部内容通过引用合并于此。