半导体装置的制作方法

1.本发明涉及半导体装置。


背景技术：

2.就通常的纵型半导体装置而言，当在纵向施加了电压时，需要通过使从在半导体装置的正面侧形成的p型区域与n型区域之间的界面向背面侧延伸的耗尽层停止于特定的深度，从而对半导体装置的从通电状态向非通电状态的转变时(即截止时)的浪涌电压的产生、以及由于浪涌电压而使施加至半导体装置的电压发生振动(振荡)进行抑制。作为用于使耗尽层停止于特定的深度的技术，已知向半导体装置的背面侧注入质子而形成缓冲层的技术(例如，下述的专利文献1、2)。
3.专利文献1：国际公开第2016/204126号
4.专利文献2：国际公开第2014/065080号
5.质子通过400℃左右的热处理而激活(施主化)，但其激活率为1％左右。因此，为了在半导体装置形成缓冲层，需要注入大量质子。通过除了质子以外还使用激活率高的磷形成缓冲层，从而能够减少所需的质子的注入量，但如果不使质子的浓度分布最优化，则仍存在无法充分地抑制截止时的浪涌电压的产生以及电压的振荡的问题。


技术实现要素：

6.本发明就是为了解决以上这样的课题而提出的，其目的在于提供具有缓冲层的半导体装置，该缓冲层能够缓和地阻止电压施加时的耗尽层的延伸，并且能够使用低浓度的质子而实现。
7.本发明涉及的半导体装置具有：第1导电型的漂移层，其设置于半导体基板的第1主面与第2主面之间；以及第1导电型的缓冲层，其设置于所述漂移层与所述第1主面之间，与所述漂移层相比杂质峰值浓度高，所述缓冲层具有从所述第1主面侧起依次配置有第1缓冲层、第2缓冲层、第3缓冲层以及第4缓冲层的构造，如果将所述第1缓冲层的杂质峰值位置与所述第2缓冲层的杂质峰值位置之间的距离设为l12，将所述第2缓冲层的杂质峰值位置与所述第3缓冲层的杂质峰值位置之间的距离设为l23，则满足l23/l12≥3.5的关系。
8.发明的效果
9.根据本发明涉及的半导体装置，具有使用磷而形成的第1缓冲层，由此能够降低使用质子而形成的第2缓冲层、第3缓冲层以及第4缓冲层的质子的浓度。并且，通过如上所述设定缓冲层的个数以及缓冲层间的距离，从而能够缓和地阻止电压施加时的耗尽层的延伸。
附图说明
10.图1是实施方式1涉及的igbt的主要部分的剖视图。
11.图2是表示实施方式1涉及的igbt的半导体基板的背面附近的杂质浓度分布的图。
12.图3是表示进行了模拟的3个igbt的半导体基板的背面附近的杂质浓度分布的图。
13.图4是表示第2缓冲层的深度与在rbsoa中可控制的电流之间的关系的图。
14.图5是表示对仅由第1缓冲层构成n型缓冲层的igbt的截止时的发射极-集电极间电压的波形进行模拟的结果的图。
15.图6是表示进行了模拟的3个igbt的截止时的发射极-集电极间电压的模拟结果的图。
16.图7是将图6的一部分放大的图。
17.图8是表示实施方式1涉及的igbt的l23/l12与δvcep之间的关系的图。
18.图9是表示实施方式1涉及的igbt的l23/l34与δvcep之间的关系的图。
19.图10是实施方式1涉及的igbt的制造工序图。
20.图11是实施方式1涉及的igbt的制造工序图。
21.图12是实施方式1涉及的igbt的制造工序图。
22.图13是实施方式1涉及的igbt的制造工序图。
23.图14是实施方式1涉及的igbt的制造工序图。
24.图15是实施方式1涉及的igbt的制造工序图。
25.图16是实施方式1涉及的igbt的制造工序图。
26.图17是实施方式1涉及的igbt的制造工序图。
27.图18是实施方式1涉及的igbt的制造工序图。
28.图19是实施方式2涉及的二极管的主要部分的剖视图。
具体实施方式
29.＜实施方式1＞
30.图1是实施方式1涉及的半导体装置即igbt的主要部分的剖视图。在本实施方式中，作为igbt的例子，示出1200v耐压等级的igbt。另外，以下，将第1导电型设为n型、将第2导电型设为p型而进行说明。
31.如图1所示，该igbt是使用半导体基板20而形成的。半导体基板20的材料可以是通常的硅，也可以是碳化硅(sic)、氮化镓(gan)类材料、金刚石等宽带隙半导体。如果使用宽带隙半导体作为半导体材料，则与使用了硅的情况相比，得到高电压、大电流、高温时的动作优异的半导体装置。以下，将图1中的半导体基板20的下侧的面即第1主面称为“背面”，将上侧的面即第2主面称为“正面”。
32.在半导体基板20形成有n型漂移层1。另外，半导体基板20在n型漂移层1的正面侧(第2主面侧)具有p型基极层2。p型基极层2的杂质浓度的峰值(以下称为“杂质峰值浓度”)被设定为大约8.0
×
10
16
/cm3～5.0
×
10
17
/cm3，以使得从igbt的集电极向发射极开始流动电流时的栅极电压即阈值电压为大约6v。
33.半导体基板20在p型基极层2的正面侧具有与n型漂移层1相比杂质峰值浓度高的n型发射极层3和与p型基极层2相比杂质峰值浓度高的p

型扩散层7。这些n型发射极层3以及p

型扩散层7配置于半导体基板20的正面的表层部。
34.另外，在半导体基板20的正面以贯通n型发射极层3以及p型基极层2而到达n型漂移层1的方式形成有沟槽4。在沟槽4的内表面(侧面以及底面)形成有栅极绝缘膜5，在栅极
绝缘膜5之上以将沟槽4填埋的方式而形成有栅极电极6。
35.在半导体基板20的正面之上以将栅极电极6覆盖的方式而形成有层间绝缘膜8，在层间绝缘膜8之上形成有发射极电极9。在层间绝缘膜8形成有到达n型发射极层3以及p

型扩散层7的接触孔，发射极电极9贯通接触孔而与n型发射极层3以及p

型扩散层7连接。
36.半导体基板20在n型漂移层1的背面侧(第1主面侧)具有与n型漂移层1相比杂质峰值浓度高的n型缓冲层10。另外，半导体基板20在n型缓冲层10的背面侧具有p型集电极层11。在半导体基板20的背面之上形成有与p型集电极层11连接的集电极(collector)电极(electrode)12。
37.如图1所示，n型缓冲层10具有从半导体基板20的背面侧起依次配置有第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104的构造。第1缓冲层101是注入磷离子而形成的，第2缓冲层102、第3缓冲层103以及第4缓冲层104是注入质子而形成的。第1缓冲层101与第2缓冲层102、第3缓冲层103以及第4缓冲层104同样地，取得对igbt的截止时的浪涌电压、电压的振荡进行抑制的效果，以及减小泄漏电流的效果。
38.由加热实现的磷的激活率为70％～100％左右，由加热实现的质子的激活率为0.5％～2％左右。因此，注入磷离子而形成的第1缓冲层101能够通过少的离子注入量以及短的注入时间而形成，取得与长时间注入大量的质子而形成的缓冲层相同程度的效果。因此，通过使n型缓冲层10包含第1缓冲层101，从而与通过仅注入质子而形成缓冲层的情况相比，能够减少质子的注入量以及注入时间。其结果，能够提高质子注入机的处理效率。
39.图2示出实施方式1涉及的igbt的半导体基板20的背面附近的杂质浓度分布(p型集电极层11、n型缓冲层10以及n型漂移层1的杂质浓度分布)。在1200v耐压等级的半导体装置的情况下，n型漂移层1的电阻率例如为50ω
·
cm～67ω
·
cm。另外，n型漂移层1的厚度与n型缓冲层10的厚度(第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104的各厚度的合计)的合计例如为100μm～130μm。
40.这里，将第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104各自的杂质峰值浓度分别设为c1、c2、c3以及c4。另外，将第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104各自的杂质浓度的峰值的位置分别设为p1、p2、p3以及p4。此外，杂质浓度的峰值的位置表示从半导体基板20的背面起的距离(深度)，以下，将其称为“杂质峰值位置”。
41.并且，将第1缓冲层101的杂质峰值位置p1与第2缓冲层102的杂质峰值位置p2之间的距离设为l12，将第2缓冲层102的杂质峰值位置p2与第3缓冲层103的杂质峰值位置p3之间的距离设为l23，将第3缓冲层103的杂质峰值位置p3与第4缓冲层104的杂质峰值位置p4之间的距离设为l34。就实施方式1涉及的igbt而言，n型缓冲层10以满足l23/l12≥3.5的关系的方式而构成。
42.进行了用于对实施方式1涉及的igbt的n型缓冲层10所取得的效果进行验证的器件模拟。模拟是针对半导体基板20的背面附近的杂质浓度分布不同的3个igbt进行的。图3示出进行了模拟的3个igbt的半导体基板20的背面附近的杂质浓度分布(p型集电极层11、n型缓冲层10以及n型漂移层1的杂质浓度分布)。这3个igbt的l23/l12的值分别是4.28、2.80、1.30。
43.这里，l12能够通过使用质子形成的缓冲层中的最靠近半导体基板20背面的第2缓
冲层102的杂质峰值位置p2而调整。但是，如图4所示，如果使第2缓冲层102形成得深，增大使用磷而形成的第1缓冲层101的杂质峰值位置p1与第2缓冲层102的杂质峰值位置p2之间的距离，则在对igbt的破坏耐量进行检测的rbsoa(reverse bias safe operating area)试验中可控制的电流下降。这可能在实际动作中流过过电流时导致器件的破坏。因此，在模拟中，将l12的长度固定为大约3.5μm。但是，即使将第1缓冲层101的杂质峰值位置p1设为0.5μm～2μm、将杂质峰值浓度c1设为1.0
×
10
16
/cm3～1.0
×
10
17
/cm3，将第2缓冲层102的杂质峰值位置p2设为2μm～6μm、将杂质峰值浓度c2设为5.0
×
10
14
/cm3～2.0
×
10
15
/cm3，也能够期待与该模拟结果相同的浪涌电压的抑制效果。
44.另外，由于第4缓冲层104的杂质峰值位置p4由注入机的加速电压的限制决定，因此，在模拟中将其也设为固定值。因此，在模拟中，l23 l34的值为固定值。但是，即使将第4缓冲层104的杂质峰值位置p4设为20μm～40μm、将杂质峰值浓度c4设为1.0
×
10
14
/cm3～1.0
×
10
15
/cm3，也能够期待与该模拟结果相同的效果。
45.图5是对仅由第1缓冲层101构成n型缓冲层10的igbt的截止时的发射极-集电极间电压(vce)的波形进行模拟的结果。在n型缓冲层10仅由第1缓冲层101构成的情况下，在vce一度到达峰值附近而出现拐点时，耗尽层到达背面侧，因此发射极-集电极间电压vce产生大的浪涌电压、电压的尖峰(跃升)。该vce的跃升成为导致半导体装置的耐压破坏的原因。因此，作为对vce的跃升的有无进行评价的指标，使用出现拐点前后的vce的峰值电压之差。即，将出现拐点前的vce的峰值电压设为vcepa，将出现拐点后的vce的峰值电压设为vcepb，对δvcep＝vcepb-vcepa进行计算，如果δvcep为正，则评价为存在电压的跃升，如果δvcep小于或等于0，则评价为不存在电压的跃升。
46.图6是图3所示的3个igbt的截止时的发射极-集电极间电压(vce)的模拟结果，图7是将其一部分放大的图。另外，图8示出从该模拟结果得到的l23/l12与δvcep之间的关系。从图8可知，如果l23/l12变得大于或等于3.5，则δvcep变为负数，vce的跃升得到抑制。
47.另外，图9示出l23/l34与δvcep之间的关系。从图9可知，如果l23/l34变得大于或等于1，则δvcep变为负数，vce的跃升得到抑制。
48.为了抑制截止时的浪涌电压，优选第2缓冲层102、第3缓冲层103以及第4缓冲层104各自的杂质峰值浓度c2、c3、c4满足c2＞c3＞c4的关系。优选第1缓冲层101的杂质峰值浓度c1为1.0
×
10
16
/cm3～1.0
×
10
17
/cm3，第2缓冲层102的杂质峰值浓度c2为5.0
×
10
14
/cm3～2.0
×
10
15
/cm3，第3缓冲层103的杂质峰值浓度c3为2.0
×
10
14
/cm3～1.5
×
10
15
/cm3，第4缓冲层104的杂质峰值浓度c4为1.0
×
10
14
/cm3～1.0
×
10
15
/cm3。
49.为了消除晶体缺陷区域，优选第2缓冲层102的杂质峰值位置p2与第3缓冲层103的杂质峰值位置p3之间的深度以及第3缓冲层103的杂质峰值位置p3与第4缓冲层104的杂质峰值位置p4之间的深度处的杂质浓度比n型漂移层1的杂质浓度高。
50.如果通过杂质浓度成为峰值的一半的半高宽(以下称为“杂质半高宽”)对第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104的杂质的深度方向的扩展进行评价，则第1缓冲层101的杂质半高宽w1为大约0.3μm，第2缓冲层102的杂质半高宽w2为大约2.0μm，第3缓冲层103的杂质半高宽w3为大约2.4μm，第4缓冲层104的杂质半高宽w4为大约2.9μm。第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104各自的杂质半高宽w1、w2、w3、w4满足w1＜w2＜w3＜w4的关系。
51.这样，第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104越是靠近半导体基板20的背面侧，则杂质峰值浓度越高，杂质的向深度方向的扩展(杂质半高宽)越小。特别地，将使用相同的杂质(质子)而形成的第2缓冲层102、第3缓冲层103以及第4缓冲层104的杂质峰值浓度c2、c3、c4连接的包络线接近由下式表示的高斯分布。
52.【式1】
[0053][0054]
在上式中，c是每单位面积的掺杂剂浓度，d是扩散系数，s是每单位面积的掺杂剂总量，t是时间，x是从半导体基板20的背面起的深度。如果第2缓冲层102、第3缓冲层103以及第4缓冲层104满足该关系，则即使降低上述杂质峰值浓度c2、c3以及c4也会得到抑制截止时的浪涌电压的效果。因此，能够通过降低质子的注入量而提高质子注入机的处理效率。具体地说，也可以使第2缓冲层102、第3缓冲层103以及第4缓冲层104的杂质峰值浓度c2、c3以及c4小于或等于2.0
×
10
15
/cm3。
[0055]
另外，在n型缓冲层10满足l23/l12≥3.5的关系的情况下，就至少具有以下所示的结构(a)～(g)的半导体装置而言，通过模拟而确认了存在对引起截止的振荡的浪涌电压进行抑制的效果。
[0056]
(a)耐压小于或等于750v，n型漂移层1的电阻率大于或等于20ω
·
cm且小于或等于40ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于50μm且小于或等于80μm，
[0057]
(b)耐压为1200v，n型漂移层1的电阻率大于或等于50ω
·
cm且小于或等于90ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于100μm且小于或等于130μm，
[0058]
(c)耐压为1700v，n型漂移层1的电阻率大于或等于90ω
·
cm且小于或等于130ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于170μm且小于或等于210μm，
[0059]
(d)耐压为2000v，n型漂移层1的电阻率大于或等于130ω
·
cm且小于或等于180ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于200μm且小于或等于260μm，
[0060]
(e)耐压为3300v，n型漂移层1的电阻率大于或等于200ω
·
cm且小于或等于350ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于340μm且小于或等于420μm，
[0061]
(f)耐压为4500v，n型漂移层1的电阻率大于或等于300ω
·
cm且小于或等于450ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于420μm且小于或等于540μm，
[0062]
(g)耐压为6500v，n型漂移层1的电阻率大于或等于600ω
·
cm且小于或等于900ω
·
cm，并且n型漂移层1的厚度与n型缓冲层10的厚度的合计大于或等于580μm且小于或等于720μm，
[0063]
此外，n型缓冲层10的厚度是第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4
缓冲层104的各厚度的合计。
[0064]
这里，对实施方式1涉及的igbt的制造方法进行说明。半导体基板20的正面侧的构造的形成方法可以是与公知的igbt的制造方法相同的方法，因此，这里对半导体基板20的背面侧的构造(n型缓冲层10、p型集电极层11以及集电极电极12)的形成方法进行说明。
[0065]
图10示出完成半导体基板20的正面侧的构造的形成工艺的时间点的状态。在该时间点，半导体基板20(晶片)的厚度为与裸晶片大致相同的700μm左右。从图10的状态可知，通过磨床或湿蚀刻对半导体基板20的背面侧进行研磨，如图11所示，使半导体基板20变薄为所期望的厚度。
[0066]
然后，如图12所示，将用于形成第2缓冲层102、第3缓冲层103以及第4缓冲层104的质子从半导体基板20的背面注入。此时，通过使质子注入的加速电压以3个等级进行变化，从而质子被注入至与第2缓冲层102、第3缓冲层103以及第4缓冲层104各自对应的深度。或者，也可以不改变加速电压而是改变注入角度或者使用吸收器，对质子的注入深度进行控制，在这种情况下也能够缩短注入时间。
[0067]
接下来，进行300℃～500℃左右的炉内退火，使注入的质子激活。由此，如图13所示，分别在不同的深度形成第2缓冲层102、第3缓冲层103以及第4缓冲层104。
[0068]
接下来，如图14所示，将用于形成第1缓冲层101的磷从半导体基板20的背面注入。并且，通过激光退火使注入的磷激活。由此，如图15所示，第1缓冲层101形成于背面侧的浅的位置。
[0069]
然后，如图16所示，将用于形成p型集电极层11的硼从半导体基板20的背面注入。并且，通过激光退火使注入的硼激活。由此，如图17所示，p型集电极层11形成于背面侧的表层部。
[0070]
此外，以上所说明的进行形成第2缓冲层102、第3缓冲层103以及第4缓冲层104的工序、第1缓冲层101的形成工序和p型集电极层11的形成工序的顺序也可以调换，只要以制造上简单的顺序进行即可。
[0071]
然后，在半导体基板20的背面之上通过溅射法而成膜出al/ti/ni/au或者alsi/ti/ni/au等，由此如图18所示形成集电极电极12。最后，为了减小p型集电极层11与集电极电极12之间的接触电阻，进行热处理。通过以上的处理，完成图1所示的igbt。
[0072]
如上所述，根据实施方式1涉及的半导体装置，通过使n型缓冲层10包含使用磷而形成的第1缓冲层101，从而能够降低使用质子而形成的第2缓冲层102、第3缓冲层103以及第4缓冲层104的质子的浓度，因此能够减少用于形成n型缓冲层10的质子的注入量。另外，通过如上所述设定第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104的个数、距离，从而能够缓和地阻止耗尽层的延伸，能够抑制截止时(电压施加时)的浪涌电压。
[0073]
尽管省略了图示，但半导体装置也可以是在p型基极层2与n型漂移层1之间设置有与n型漂移层1相比杂质峰值浓度高的n 型载流子积蓄层的构造的igbt即cstbt(carrier stored trench-gate bipolar transistor)。
[0074]
＜实施方式2＞
[0075]
在实施方式1中，作为半导体装置的例子而示出了igbt，但在实施方式2中，使用二极管作为半导体装置。图19是实施方式2涉及的半导体装置即二极管的主要部分的剖视图。
[0076]
如图19所示，构成二极管的半导体基板20在n型漂移层1的正面侧具有p型阳极层
13。在半导体基板20的正面之上形成有与p型阳极层13连接的阳极电极14。另外，半导体基板20在n型漂移层1的背面侧具有与实施方式1相同的n型缓冲层10，即由第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104构成的n型缓冲层10。并且，半导体基板20在n型漂移层1的背面侧具有n型阴极层15。在半导体基板20的背面之上形成有与n型阴极层15连接的阴极电极16。
[0077]
根据实施方式2涉及的二极管，与在实施方式1的igbt的情况下抑制了截止时的电压的振荡同样地，得到抑制二极管的恢复时的振荡的效果。
[0078]
此外，实施方式2的二极管的背面侧的构造能够通过与在实施方式1中说明过的igbt的背面侧的构造的形成方法相同的方法而形成。即，相对于在实施方式1中说明过的igbt的背面侧的构造的形成方法，只要取代p型集电极层11而形成n型阴极层15，取代igbt的集电极电极12而形成阴极电极16即可。
[0079]
尽管省略了图示，但在图19的二极管，也可以设置与图1相同的沟槽4、栅极绝缘膜5以及栅极电极6(在二极管设置的栅极电极6是哑栅极电极)。在这种情况下，沟槽4以贯通p型阳极层13而到达n型漂移层1的方式形成。
[0080]
另外，图19的二极管是pn结二极管，但例如也可以是具有将pn结二极管与肖特基势垒二极管组合起来的mps(merged pin schottky)构造的mps二极管。另外，就图19的二极管而言，遍布第1缓冲层101的背面侧整体而设置有n型的n型阴极层15，但也可以设为在第1缓冲层101的背面侧交替地设置有n型阴极层和p型阴极层的构造。另外，半导体装置也可以是在一个半导体基板20内设置有形成了igbt的区域和形成了二极管的区域的反向导通igbt(rc-igbt)。通过对这样的各种二极管也设置由第1缓冲层101、第2缓冲层102、第3缓冲层103以及第4缓冲层104构成的n型缓冲层10，从而得到抑制恢复时的振荡的效果。
[0081]
此外，能够对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。
[0082]
标号的说明
[0083]
1 n型漂移层，2 p型基极层，3 n型发射极层，4沟槽，5栅极绝缘膜，6栅极电极，7 p

型扩散层，8层间绝缘膜，9发射极电极，10n型缓冲层，101第1缓冲层，102第2缓冲层，103第3缓冲层，104第4缓冲层，11 p型集电极层，12集电极电极，13 p型阳极层，14阳极电极，15 n型阴极层，16阴极电极，20半导体基板。