半导体结构及其形成方法与流程

1.本技术的实施例涉及半导体结构及其形成方法。


背景技术：

2.电子工业已经经历了对更小且更快的电子器件的不断增长的需求，这些电子器件能够同时支持更多数量的日益复杂且精密的功能。为了满足这些需求，在集成电路(ic)行业中存在制造成本低、高性能且低功耗ic的持续趋势。迄今为止，通过减小ic尺寸(例如，最小的ic部件大小)在很大程度上实现了这些目标，从而改善生产效率并降低相关成本。然而，这种缩放也增加了ic制造工艺的复杂性。因此，实现ic器件及其性能的持续改进，需要ic制造工艺和技术中的类似改进。
3.例如，在标准单元设计中，随着ic部件尺寸的减小，为了增加电路密度，也缩小了标准单元(例如，反相器、and、or和nor单元)的尺寸(或覆盖区)。结果，用于每个标准单元的信号互连件的区域(诸如在m0、m1、m2层中等)已经减少。这产生了一些不利影响，诸如拥挤的布线、增加的寄生电容等等。因此，尽管半导体制造中的现有方法通常已经足以满足其预期目的，但是它们不是在所有方面已完全令人满意。


技术实现要素：

4.本技术的一些实施例提供了一种半导体结构，包括：第一晶体管，具有第一源极/漏极(s/d)部件和第一栅极；第二晶体管，具有第二源极/漏极部件和第二栅极；多层互连件，设置在所述第一晶体管和所述第二晶体管上方；信号互连件，位于所述第一晶体管和所述第二晶体管下方；以及电源轨，位于所述信号互连件下方并且与所述信号互连件电隔离，其中，所述信号互连件将所述第一源极/漏极部件和所述第一栅极的一个电连接至所述第二源极/漏极部件和所述第二栅极的一个。
5.本技术的另一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有位于衬底上方的第一晶体管和第二晶体管以及位于所述第一晶体管和所述第二晶体管之间的第一隔离结构，其中，所述第一晶体管包括第一源极/漏极(s/d)部件并且所述第二晶体管包括第二源极/漏极部件，所述结构还具有分别连接至所述第一源极/漏极部件和所述第二源极/漏极部件并且延伸至所述结构的背侧的第一通孔和第二通孔；部分地去除所述第一隔离结构，从而暴露所述第一通孔的第一侧壁表面和所述第二通孔的第二侧壁表面，其中，所述第一隔离结构的第一部分保留在所述结构中；在所述第一隔离结构的所述第一部分上沉积电接触所述第一侧壁表面和所述第二侧壁表面的金属互连件；以及在所述金属互连件、所述第一通孔和所述第二通孔上形成隔离部件。
6.本技术的又一些实施例提供了一种形成半导体结构的方法，包括：提供结构，所述结构具有第一晶体管和第二晶体管，其中，所述第一晶体管包括第一源极/漏极(s/d)部件并且所述第二晶体管包括第二源极/漏极部件，所述结构还具有位于所述第一晶体管和所述第二晶体管的前侧上方的多层互连件、设置在所述第一源极/漏极部件的背侧上的第一
通孔、设置在所述第二源极/漏极部件的背侧上的第二通孔、以及设置在所述结构的背侧上并且与所述第一通孔和所述第二通孔相邻的第一隔离部件；部分地去除所述第一隔离部件，从而在所述结构的所述背侧处形成沟槽，其中，所述沟槽暴露第所述一通孔的第一侧壁表面和所述第二通孔的第二侧壁表面；在所述沟槽的表面上沉积介电间隔件；图案化所述介电间隔件以暴露所述第一侧壁表面和所述第二侧壁表面；在所述介电间隔件的保留部分上方沉积一种或多种金属材料并填充所述沟槽；以及回蚀刻所述一种或多种金属材料、所述第一通孔和所述第二通孔，其中，所述一种或多种金属材料的保留部分成为电连接所述第一通孔和所述第二通孔的信号互连件。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该指出，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a和图1b示出了根据本发明的各个方面的形成具有背侧信号互连件和背侧电源轨的半导体器件的方法的流程图。
9.图2a示出了根据一些实施例的半导体器件的部分的立体图，并且图2b示出了图2a中的半导体器件的截面图。
10.图2c示出了图2a中的半导体器件的部分的顶视图，并且图2d和图2e分别示出了根据一些实施例的图2a的半导体器件的部分沿着图2c中的d-d线和e-e线的截面图。
11.图3、图4、图5、图6、图7、图8a，图9、图10、图11a、图12、图13、图14和图15示出了根据一些实施例的图2a中的半导体器件的部分的立体图。
12.图8b和图11b示出了根据一些实施例的图2a中的半导体器件的部分的平面图。
13.图16a、图16b、图16c、图16d和图16e示出根据一些实施例的图2a中的半导体器件的部分的示意性布局图。
14.图17a、图17b、图17c、图17d、图17e、图17f、图17g、图18a、图18b、图18c、图18d、图18e、图18f、图18g和图18h示出了根据一些实施例的图2a中的半导体器件的部分的立体图。
15.图19a示出了根据一些实施例的图2a中的半导体器件的部分的示意图。图19b和图19c示出了根据一些实施例的图19a中的半导体器件的部分的布局图。
具体实施方式
16.以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述组件和布置的特定示例以简化本公开。当然，这些仅是示例，而无意于进行限制。例如，在下面的描述中，在第二部件之上或之上的第一部件的形成可以包括其中第一和第二部件直接接触形成的实施例，并且还可以包括其中在第一部件和第二部件之间形成附加部件从而使得第一和第二部件可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考标号和/或字符。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
17.进一步，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个元件或
部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等描述数值或数值范围时，该术语涵盖在该描述的数值的特定变化(诸如 /-10％或其他变化)内的数值。除非另有说明，鉴于本文公开的具体技术，根据本领域技术人员的知识描述本发明。例如，术语“约5nm”可以包含4.5nm至5.5nm、4.0nm至5.0nm等的尺寸范围。
18.本技术总体上涉及半导体结构和制造工艺，并且更具体地涉及具有背侧信号互连件和背侧电源轨的半导体器件。如上所述，随着器件的持续按比例缩小，信号互连件(或信号布线)已经变得越来越拥挤。除了在结构的前侧(或前侧)上的互连结构之外，本发明的主题包括在包含晶体管的结构的后侧(或背侧)上提供信号互连件。晶体管可以包括全环栅(gaa)晶体管、finfet晶体管和/或其他类型的晶体管。可以在源极/漏极部件与另一源极/漏极部件之间、源极/漏极部件与栅极之间、以及栅极与另一栅极之间制作背侧信号互连件。除了在前侧互连结构中的电源轨之外，结构还在背侧信号互连件之下提供有背侧电源轨(或电源布线)。因此，将结构提供有增加数量的信号布线迹线和电源布线迹线，以用于直接连接至晶体管的源极/漏极部件和栅极。使用本发明，可以将构建ic块(诸如标准单元)制作地更小并且可以将ic的电路密度制作地更高。下面结合附图描述本发明的结构和制造方法的细节，其中，附图示出了根据一些实施例的制作gaa器件的工艺。gaa器件是指具有垂直堆叠的水平取向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。由于gaa器件的更好的栅极控制能力、更低的泄漏电流以及完全的finfet器件布局兼容性，gaa器件是将cmos带向发展蓝图的下一个阶段的有前景的候选者。还可以利用本发明制作具有背侧信号互连件和背侧电源轨的finfet器件。为了简单起见，本发明使用gaa器件作为实例。本领域普通技术人员应该理解，他们可以容易地将本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和诸如finfet器件的结构。
19.图1a和图1b是根据本发明的各个方面的用于制造半导体器件的方法100的流程图。本发明涵盖了额外的工艺。可以在方法100之前、期间和之后提供额外的操作，并且可以移动、替换或消除所描述的一些操作用于方法100的额外的实施例。
20.下面结合图2a至图15描述方法100，图2a至图15示出了根据一些实施例的依据方法100的在各个制造步骤处的半导体器件(或半导体结构)200的各个顶视图、截面图和立体图。在一些实施例中，器件200是ic芯片、片上系统(soc)或其部分的部分，其包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(pfet)、n型场效应晶体管(nfet)、finfet、纳米片fet、纳米线fet、其他类型的多栅极fet、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的组件或其组合。为了清楚起见，已经简化了图2a至图15，以更好地理解本发明的发明构思。可以在器件200中添加额外的部件，并且在器件200的其他实施例中替换、修改或消除以下描述的一些部件。
21.在操作102处，方法100(图1a)提供了半导体结构(或半导体器件或器件)200，半导体结构200具有衬底201、位于衬底201的前侧上方的器件层500和位于器件层500上方的互连结构(或多层互连)600。器件层500包括晶体管。图2a示出了器件200的立体图，并且图2b
示出了器件200的局部截面图。器件200可以包括在图2a中未示出的其他层或部件，诸如位于互连结构600上方的钝化层。衬底201在器件200的背侧处，并且互连结构600在器件200的前侧处。换句话说，将衬底201、器件层500和互连结构600从器件200的背侧到前侧彼此叠置地设置。
22.在本实施例中，衬底201是块状硅(si)衬底，诸如硅晶圆。在可选的实施例中，衬底201包括其他半导体，诸如锗(ge)；化合物半导体，诸如碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)和磷化铟(inp)；或合金半导体，诸如硅锗(sige)、碳化硅锗(sigec)、磷砷化镓(gaasp)和磷化铟镓(gainp)。在一些实施例中，衬底201可以包括绝缘体上硅(soi)衬底、可以被拉伸和/或压缩以用于性能增强、可以包括外延区、掺杂区、和/或包括其他合适的部件和层。
23.器件层500包括半导体有源区(诸如半导体鳍)以及创建在半导体有源区中或半导体有源区上的各个有源器件(例如，晶体管)。器件层500还可以包括无源器件，诸如电容器、电阻器和电感器。器件层500还包括局部互连件、隔离结构和其他结构。
24.互连结构600位于器件层500上方，并且包括嵌入在一个或多个介电层664中的导体666(诸如金属线和通孔)。导体666提供至器件层500中的器件的连接。导体666还可以提供用于器件200的电源轨和接地平面。导体666可以包括铜、铝或其他合适的材料，并且可以使用单镶嵌工艺、双镶嵌工艺或其他合适的工艺形成。介电层664可以包括氮化硅、氮氧化硅、具有氧(o)或碳(c)元素的氮化硅、正硅酸乙酯(teos)形成的氧化物、未掺杂的硅酸盐玻璃、或诸如硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂硅玻璃(bsg)的掺杂的氧化硅、和/或其他合适的介电材料。
25.图2c示出了器件200的部分的顶视图，并且图2d和图2e示出了器件200的部分分别沿着图2c中的d-d线和e-e线的截面图。器件200包括沿着“y”方向纵向地取向的栅极堆叠件240和沿着“x”方向纵向地取向的有源区(诸如半导体鳍)204。图2c所示的实例包括4个晶体管202，每个晶体管位于栅极堆叠件240和半导体鳍204的相交处。如将要讨论的，每个晶体管202包括位于相应的栅极堆叠件240的相对侧上的两个源极/漏极(s/d)部件260以及连接两个s/d部件并且由相应的栅极堆叠件240接合的一个或多个沟道层215。图2c、图2d和图2e示出了器件层500的进一步的细节。特别地，沿着半导体鳍204(“x”方向)的纵向的方向截取d-d线，并且将e-e线截取至晶体管的源极/漏极区中并且e-e线平行于栅极堆叠件240(“y”方向)的纵向的方向。
26.参考图2c至图2e，半导体器件200包括位于衬底201上方的隔离部件230(或隔离结构230)、从衬底201延伸并且与隔离部件230相邻的半导体鳍204、以及位于s/d区中的半导体鳍204上方的源极/漏极(s/d)部件260。半导体器件200还包括：悬在半导体鳍204上方并且沿着“x”方向连接s/d部件260的一个或多个沟道半导体层(或沟道层)215；以及位于s/d部件260之间并且包裹围绕每个沟道层215的栅极堆叠件240。半导体器件200还包括位于s/d部件260和栅极堆叠件240之间的内部隔离件255、位于栅极堆叠件240的侧壁上方并且位于最顶沟道层215上方的外部栅极间隔件247、与栅极间隔件247相邻并且位于s/d部件260和隔离部件230上方的接触蚀刻停止层(cesl)269、位于cesl 269上方的层间介电(ild)层270、位于ild 270上方的另一cesl 269’、以及位于cesl 269’上方的另一ild 270’。在栅极堆叠件240上方，半导体器件200还包括自对准覆盖层352。在一些实施方式中(如图2d所描
绘的)，可以在栅极堆叠件240上方沉积粘合层357，以改善栅极堆叠件240和栅通通孔359之间的粘附，并且降低其接触电阻。在s/d部件260上方，半导体器件200还包括硅化物部件273、s/d接触件275，介电s/d覆盖层356以及s/d接触通孔358。在描绘的实施例中，将介电s/d覆盖层356设置在一些源极/漏极部件260上方，并且将s/d接触通孔358设置在其他源极/漏极部件260上方。器件200还包括在一些s/d部件260之下的半导体层239。在实施例中，半导体层239包括与半导体鳍204不同的半导体材料，并且充当用于形成背侧通孔的占位符。在器件200是finfet器件的实施例中，沟道层215合并为一个沟道层(半导体鳍沟道)，并且省略了内部间隔件255。此外，在这样的finfet实施例中，栅极堆叠件240接合半导体鳍沟道的顶部和侧壁，并且在图2d的截面图中，栅极堆叠件240将仅位于半导体鳍沟道的顶部上。下面进一步描述半导体器件200的各个元件。
27.在各个实施例中，半导体鳍204可以包括硅、硅锗、锗或其他合适的半导体，并且可以不掺杂，用n型或p型掺杂剂无意地掺杂或轻掺杂半导体鳍204。可以通过任何合适的方法图案化鳍204。例如，可以使用包括双图案化工艺或多图案化工艺的一种或多种光刻工艺图案化鳍204。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以将保留的间隔件或芯轴用作用于图案化鳍204的掩模元件。例如，可以使用掩模元件将凹槽蚀刻至衬底201中的或上方的半导体层中，从而留下位于衬底201上的鳍204。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其他合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如hbr和/或chbr3)、含碘气体、其他合适的气体和/或等离子体、和/或其组合。例如，湿蚀刻工艺可以包括在稀氢氟酸(dhf)；氢氧化钾(koh)溶液；氨；含有氢氟酸(hf)、硝酸(hno3)和/或乙酸(ch3cooh)的溶液；或其他合适的湿蚀刻剂中的蚀刻。形成鳍204的方法的许多其他实施例可以是合适的。
28.隔离部件230可以包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离组份)或其组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(sti)结构和/或深沟槽隔离(dti)结构。在实施例中，可以形成隔离部件230，通过用绝缘体材料填充鳍204之间的沟槽(例如，通过使用cvd工艺或旋涂玻璃工艺)、执行化学机械抛光(cmp)工艺以去除过量的绝缘体材料和/或平坦化绝缘体材料层的顶面，以及回蚀刻绝缘体材料层以形成隔离部件230。在一些实施例中，隔离部件230包括多层结构，诸如设置在热氧化物衬垫层上方的氮化硅层。
29.可以使用外延生长工艺或通过其他合适的工艺来沉积半导体层239。在一些实施例中，通过分子束外延(mbe)工艺、化学气相沉积(cvd)工艺、金属有机化学气相沉积(mocvd)工艺、其他合适的外延生长工艺或其组合来实现半导体层239的外延生长。半导体层239包括与半导体鳍204中包括的半导体材料不同的半导体材料，以在后续处理期间实现蚀刻选择性。例如，半导体层239和半导体鳍204可以包括不同的材料，不同的组份原子百分比、不同的组份重量百分比和/或其他特征，以在蚀刻工艺期间实现期望的蚀刻选择性。在实施例中，半导体鳍204包括硅，并且半导体层239包括硅锗。在另一个实施例中，半导体层
239和半导体鳍204可以都包括硅锗，但是具有不同的硅原子百分数。本发明涵盖了半导体层239和半导体鳍204包括可以提供期望的蚀刻选择性的半导体材料的任何组合，包括本文公开的任何半导体材料。半导体层239用作背侧通孔和/或背侧隔离的占位符。
30.s/d部件260包括外延生长的半导体材料，诸如外延生长的硅、锗或硅锗。可以通过包括化学气相沉积(cvd)技术、分子束外延、其他合适的外延生长工艺或其组合的任何外延工艺来形成s/d部件260。可以用n型掺杂剂和/或p型掺杂剂掺杂s/d部件260。在一些实施例中，对于n型晶体管202，s/d部件260包括硅并且可以用碳、磷、砷、其他n型掺杂剂或其组合(例如，形成si:c外延s/d部件，si:p外延s/d部件或si:c:p外延s/d部件)掺杂s/d部件260。在一些实施例中，对于p型晶体管202，s/d部件260包括硅锗或锗，并且可以用硼、其他p型掺杂剂或其组合(例如，形成si:ge:b外延s/d部件)掺杂s/d部件260。s/d部件260可以包括具有不同级别的掺杂剂密度的多个外延半导体层。在一些实施例中，执行退火工艺(例如快速热退火(rta)和/或激光退火)以激活外延s/d部件260中的掺杂剂。
31.在实施例中，沟道层215包括适合于晶体管沟道的半导体材料，诸如硅、硅锗或其他半导体材料。在各个实施例中，沟道层215可以是棒状、条状、片状或其他形状。在一个实施例中，沟道层215最初是半导体层的堆叠件的部分，该半导体层的堆叠件包括交替地逐层堆叠的沟道层215和其他(牺牲)半导体层。牺牲半导体层和沟道层215包括不同的材料组成(诸如不同的半导体材料、不同的组份原子百分比、和/或不同的组份重量百分比)以实现蚀刻选择性。在形成栅极堆叠件240的栅极替换工艺期间，去除牺牲半导体层，留下将悬在半导体鳍204上方的沟道层215。
32.在一些实施例中，内部间隔件层255包括介电材料，介电材料包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件层255包括低k介电材料，诸如本文所述的那些。可以通过沉积和蚀刻工艺来形成内部间隔件层255。例如，在蚀刻s/d沟槽之后并且在从s/d沟槽外延生长s/d部件260之前，可以使用蚀刻工艺以凹进位于相邻的沟道层215之间的牺牲半导体层，以在相邻的沟道层215之间垂直地形成间隙。然后，沉积一种或多种介电材料(例如，使用cvd或ald)以填充间隙。执行另一蚀刻工艺以去除间隙外部的介电材料，从而形成内部间隔件层255。
33.在所描绘的实施例中，每个栅极堆叠件240包括栅极介电层349和栅电极350。栅极介电层349可以包括高k介电材料，诸如hfo2、hfsio、hfsio4、hfsion、hflao、hftao、hftio、hfzro、hfalox、zro、zro2、zrsio2、alo、alsio、al2o3、tio、tio2、lao、lasio、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3(bto)、(ba,sr)tio3(bst)、si3n4、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料或其组合。高k介电材料通常是指具有高介电常数的介电材料，例如，介电常数大于氧化硅(k≈3.9)的介电常数。可以通过化学氧化、热氧化、原子层沉积(ald)、化学气相沉积(cvd)和/或其他合适的方法来形成栅极介电层349。在一些实施例中，栅极堆叠件240还包括位于栅极介电层349和沟道层215之间的界面层。界面层可以包括二氧化硅、氮氧化硅或其他合适的材料。在一些实施例中，栅电极层350包括n型或p型功函数层和金属填充层。例如，n型功函数层可以包括具有足够低的有效功函数的金属，诸如钛、铝、碳化钽、碳氮化钽、氮化钽硅或其组合。例如，p型功函数层可以包括具有足够大的有效功函数的金属，诸如氮化钛，氮化钽、钌、钼、钨、铂或其组合。例如，金属填充层可以包括铝、钨、钴、铜和/或其他合适的材料。可以通过cvd、pvd、镀和/或其他合适的工艺来形成栅电极
层350。因为栅极堆叠件240包括高k介电层和金属层，也称它为高k金属栅极。
34.在一个实施例中，栅极间隔件247包括介电材料，诸如包括包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(sion)、碳化硅、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn))的介电材料。在实施例中，栅极隔离件247可以包括la2o3、al2o3、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、y2o3、alon、tacn、zrsi或其他合适的材料。例如，可以在伪栅极堆叠件(其随后由高k金属栅极堆叠件240替换)上方沉积包括硅和氮的介电层，诸如氮化硅层，并且后续蚀刻(例如，各向异性地蚀刻)介电层以形成栅极间隔件247。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，与栅极堆叠件240相邻地形成诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件的多于一组间隔件。在实施例中，栅极隔离件247可以具有例如约1nm至约40nm的厚度。
35.在一些实施例中，sac层352包括la2o3、al2o3、siocn、sioc、sicn、sio2、sic、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、si3n4、y2o3、alon、tacn、zrsi或其他合适的材料。sac层352保护栅极堆叠件240免受用于蚀刻s/d接触孔的蚀刻和cmp工艺的损害。可以通过凹进栅极堆叠件240并且可选地凹进栅极间隔件247，在凹进的栅极堆叠件240上方并且可选地在凹进的栅极间隔件247上方沉积一种或多种介电材料，并且对该一种或多种介电材料执行cmp工艺来形成sac层352。
36.在实施例中，cesl 269和269’可以各自包括la2o3、al2o3、siocn、sioc、sicn、sio2、sic、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、si3n4、y2o3、alon、tacn、zrsi或其他合适的材料；并且可以通过cvd、pvd、ald或其他合适的方法形成。ild层270和270’可以各自包括正硅酸乙脂(teos)形成的氧化物、未掺杂的硅酸盐玻璃、或诸如硼磷硅酸盐玻璃(bpsg)、掺杂氟的二氧化硅玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂硅玻璃(bsg)的掺杂的氧化硅、低k介电材料、其他合适的介电材料或其组合。ild层270和270’可以各自通过pecvd(等离子体增强cvd)、fcvd(可流动cvd)或其他合适的方法形成。
37.在一些实施例中，硅化物部件273可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化镍铂锗(niptgesi)、硅化镍锗(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)或其他合适的化合物。
38.在实施例中，s/d接触件275可以包括导电阻挡层和位于导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)或导电氮化物，诸如氮化钛(tin)、氮化钛铝(tialn)、氮化钨(wn)、氮化钽(tan)或其组合，并且可以通过cvd、pvd、ald和/或其他合适的工艺形成。金属填充层可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、镍(ni)、铜(cu)或其他金属，并且可以通过cvd、pvd、ald、镀或其他合适的工艺形成。在一些实施例中，在s/d接触件275中省略了导电阻挡层。
39.在一些实施例中，覆盖层356包括la2o3、al2o3、siocn、sioc、sicn、sio2、sic、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、si3n4、y2o3、alon、tacn、zrsi或其他合适的材料。覆盖层356保护s/d接触件275免受蚀刻和cmp工艺的损害，并且将s/d接触件275与在其上形成的互连结构隔离。在一些实施例中，sac层352和覆盖层356包括不同的材料以实现蚀刻选择性，例如，在覆盖层356的形成期间。
40.在一个实施例中，s/d接触通孔358和栅极通孔359可以各自包括导电阻挡层和位
于导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)或导电氮化物，诸如氮化钛(tin)、氮化钛铝(tialn)、氮化钨(wn)、氮化钽(tan)或其组合，并且可以通过cvd、pvd、ald和/或其他合适的工艺形成。金属填充层可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、镍(ni)、铜(cu)或其他金属，并且可以通过cvd、pvd、ald、镀或其他合适的工艺形成。在一些实施例中，在s/d接触通孔358和/或栅极通孔359中省略了导电阻挡层。在一些实施例中，粘合层357可以包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)或导电氮化物，诸如氮化钛(tin)、氮化钛铝(tialn)、氮化钨(wn)、氮化钽(tan)或其组合，并且可以通过cvd、pvd、ald形成。
41.在操作104处，方法100(图1a)从器件200的背侧向下减薄器件200，直到半导体鳍204、半导体层239和隔离部件230从器件200的背侧暴露为止。根据实施例，生成的结构在图3中示出。为了简单起见，在图3中未示出器件200的一些部件。应当注意，器件200在图3以及在图4至图15和图17a至图18h中上下颠倒，图中
“‑
z”轴表示指向上方。此外，在图3所描述的实施例中，一些s/d部件260是n型(标记为260(n))，并且用于n型晶体管202，以及一些s/d部件260是p型(标记为260(p))并且用于p型晶体管202。在实施例中，操作104首先将器件200上下颠倒，并且将器件200的前侧附接至载体，然后对器件200的背侧施加减薄工艺。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺期间，可以首先从衬底201去除大量的衬底材料。之后，化学减薄工艺可以将蚀刻化学剂施加至衬底201的背侧，以进一步减薄衬底201。
42.在操作106处，方法100(图1a)形成电连接至一些s/d部件260的背侧通孔282。在图4中示出了所生成结构的实施例。操作106包括多种工艺。在实施例中，操作106选择性地蚀刻半导体层239以形成暴露s/d部件260的孔。例如，操作106可以施加湿蚀刻工艺、干蚀刻工艺，反应离子蚀刻工艺或另一合适的蚀刻工艺，其中调节蚀刻工艺以选择性去除半导体层239，并且几乎没有蚀刻半导体鳍204和隔离结构230。一旦在孔中暴露s/d部件260，操作106可以进一步部分地凹进s/d部件260。随后，操作106在s/d部件260上方和孔中沉积一种或多种金属，以形成背侧通孔282。背侧通孔282可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、镍(ni)、钛(ti)、钽(ta)、铝(al)、氮化钛(tin)、氮化钽(tan)或其他金属，并且可以通过cvd、pvd、ald、镀或其他合适的工艺形成。在一些实施例中，背侧通孔282可以包括多于一层的材料层。例如，背侧通孔282可以包括阻挡层和位于阻挡层上的一种或多种低电阻金属。阻挡层可以包括钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、钨(w)、钴(co)、钌(ru)或其他合适的材料，并且低电阻金属可包括钨(w)、钴(co)、钼(mo)、钌(ru)、铝(al)或其他金属。在一些实施例中，操作106在s/d部件260的暴露表面上方形成硅化物部件(未示出)，并且然后在硅化物部件上形成背侧通孔282。硅化物部件可以包括硅化钛(tisi)、硅化镍(nisi)、硅化钨(wsi)、硅化镍铂(niptsi)、硅化镍铂锗(niptgesi)、硅化镍锗(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)或其他合适的化合物。在沉积用于背侧通孔282的一种或多种金属之后，操作106可以执行cmp工艺以平坦化器件200的背侧表面。
43.在操作108处，方法100(图1a)部分地凹进隔离结构230，从而在器件200的背侧上方形成沟槽400。在图5中示出所生成结构的实施例。参考图5，从器件200的背侧回蚀刻隔离结构230，直到保留隔离结构230的薄层。在一些实施例中，隔离结构230的保留层的厚度t1
在约4nm至约20nm的范围内。隔离结构230的该层在随后形成的信号互连件406(图11a和图11b)和栅极堆叠件240(见图18e)之间提供隔离。如果该层太薄(诸如小于4nm)，则隔离可能不足，并且存在使信号互连件406和栅极堆叠件240短路的风险。如果这层太厚(诸如大于20nm)，则背侧结构可能太厚，并且一些背侧通孔282(诸如，图14中的器件200的右后角处的背侧通孔282)可能太高并且用于某些应用具有过大的电阻。
44.在实施例中，操作108可以施加湿蚀刻工艺、干蚀刻工艺、反应离子蚀刻工艺或另一种合适的蚀刻工艺，其中调节蚀刻工艺以选择性蚀刻隔离结构230并且几乎蚀刻半导体鳍204和背侧通孔282。可以使用计时器控制蚀刻工艺以获得隔离结构230的期望的薄层。在实施例中，蚀刻是与隔离结构230自对准的，无需使用蚀刻掩模。在另一实施例中，操作108形成蚀刻掩模以覆盖器件200(包括隔离结构230的区域)的将不形成信号互连件的区域，并且通过蚀刻掩模蚀刻隔离结构230。在完成蚀刻之后，去除蚀刻掩模。蚀刻在器件200的背侧产生沟槽400。参考图5，沟槽400的底面是隔离结构230的表面，沟槽400的侧壁包括半导体鳍204的侧壁和背侧通孔282的侧壁。
45.在操作110处，方法100(图1a)在沟槽400的表面上以及器件200的背侧上方形成介电间隔件402。在图6中示出所生成结构的实施例。参考图6，在暴露在沟槽400中的隔离结构230、半导体鳍204和的背侧通孔282的表面上沉积介电间隔件402。介电间隔件402还沉积在器件200的背侧表面上。在实施例中，介电间隔件402包括具有硅、氧、碳、氮、其他合适的材料或其组合的介电材料(例如，氧化硅、氮化硅、氮氧化硅(sion)、碳化硅、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn))。在实施例中，沉积介电间隔件402以在上述的各个表面上具有均匀或基本均匀的厚度。例如，可以使用ald或其他合适的工艺来沉积介电间隔件402，以实现均匀或基本均匀的厚度。在一些实施例中，介电间隔件402具有在约3nm至约8nm的范围内的厚度t2。如将要讨论的，介电间隔件402在随后形成的信号互连件406和一些背侧通孔282之间提供隔离(见图11b，介电间隔件402在右后角处将信号互连件406与通孔282隔离的实例)。如果介电间隔件402太薄(诸如小于3nm)，则隔离可能不足，并且信号互连件406和一些背侧通孔282的短路风险可能很高。如将进一步讨论的，介电间隔件402和信号互连件406共同填充沟槽400(见图11a的实例)。因此，如果介电间隔件402太厚(诸如大于8nm)，然后在某些情况下，取决于沿着“y”方向的相邻的背侧通孔282之间的间距，信号互连件可能太薄(并且其电阻可能太大)。在各个实施例中，介电间隔件402可以包括单层材料或多层不同材料。
46.在操作112处，方法100(图1a)图案化介电间隔件402，以暴露一些将要通过背侧信号互连件连接的背侧通孔282的表面。这可能涉及包括光刻和蚀刻工艺的多种工艺。在图7、图8a和图8b中示出了操作112的实施例，其中，在图案化介电间隔件402之后，暴露图7至图8b中所示的器件200的左后角和右前角中的背侧通孔282。
47.参考图7，在器件200的背侧上方形成图案化的蚀刻掩模404。图案化的蚀刻掩模404覆盖介电间隔件402的未蚀刻的部分。图案化的蚀刻掩模404包括与介电间隔件402的材料不同的材料，以实现蚀刻选择性。在一些实施例中，图案化的蚀刻掩模404包括图案化的光刻胶(或抗蚀剂)。在一些实施例中，图案化蚀刻掩模404还包括在图案化的抗蚀剂下方的抗反射涂层(arc)层或其他层。只要在介电间隔件402的蚀刻期间实现蚀刻选择性，本发明内容涵盖了用于图案化的蚀刻掩模404的其他材料。在一些实施例中，通过光刻工艺形成图
案化的蚀刻掩模404，光刻工艺包括抗蚀剂层，执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺以及执行显影工艺。在显影之后，将抗蚀剂层图案化成与掩模相对应的蚀刻掩模404。可选地，可以通过其他方法来实施或替换曝光工艺，诸如无掩模光刻、电子束写入、离子束写入或其组合。需要注意的是，在图7所示的实施例中，图案化的蚀刻掩模404存在于选定区域中的介电间隔件402的顶面中，并且可以存在于或可以不存在于沟槽400内部的介电间隔件402的侧壁上。
48.参考图8a，操作112通过图案化的蚀刻掩模404蚀刻介电间隔件402，从而暴露将通过背侧信号互连件(图11a和图11b中的406)连接的背侧通孔282的顶面和侧壁表面。它还暴露了半导体鳍204和隔离结构230的部分。在本实施例中，蚀刻工艺是干蚀刻工艺并且是各向异性的(垂直蚀刻)。结果，没有蚀刻位于沟槽400的侧壁上并且位于图案化的蚀刻掩模404的正下面的介电间隔件402的部分。调整蚀刻以选择性蚀刻介电间隔件402的材料，并且几乎不蚀刻半导体鳍204、隔离结构230和背侧通孔282。在完成蚀刻之后，去除图案化的蚀刻掩模404，例如通过抗蚀剂剥离、灰化或其他合适的工艺。
49.图8b示出了在完成操作112之后从器件200的背侧器件200的平面图。如图8b所示，隔离结构230的暴露表面的形状可以通过如上所述的操作112中的光刻来限定。如图所示，沿着“y”方向的两个背侧通孔282之间的距离是p1，近似为s/d部件260(n)和260(p)(图3)之间的距离。隔离结构230的暴露表面具有纵向上平行于“x”方向的中心部分以及从中心部分的两端朝向相反方向(“y”和
“‑
y”)延伸的两个突起。中心部分在“y”方向上具有宽度w1，并且两个突起均在“y”方向上具有宽度w2。p1＝w1 2w2是成立的。在一些实施例中，尺寸p1在约20nm至约60nm的范围内。在一个实施例中，宽度w1约为尺寸p1的一半，并在约3nm至约5nm范围内变化。换句话说，w1＝(1/2)p1
±
δ，其中，δ在约3nm至约5nm的范围内。变化δ解释了光刻期间的未对准和其他不准确性。如将要讨论的，如图8b所示的隔离结构230的暴露表面的形状与信号互连件406(图11a)的底部表面(当从器件200的背侧观察时)的形状相同。
50.在操作114处，方法100(图1b)用一种或多种金属406填充沟槽400。参考图9，在隔离结构230上沉积一种或多种金属406，并且与暴露在沟槽400中的背侧通孔282的侧壁表面直接接触。一种或多种金属406还与暴露在沟槽400中的半导体鳍204的侧壁表面直接接触。如将要讨论的，半导体鳍204将在之后的步骤(图13)中由绝缘材料408替换。因此，不必担心通过一种或多种金属406和半导体鳍204的短路。一种或多种金属406可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、镍(ni)、钛(ti)、钽(ta)、铝(al)或其他金属，并且可以通过cvd、pvd、ald、镀或其他合适的工艺形成。在一些实施例中，一种或多种金属406可以包括阻挡层和位于阻挡层上的一种或多种低电阻金属。阻挡层可以包括钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、钨(w)、钴(co)、钌(ru)或其他合适的材料，并且低电阻金属可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铝(al)或其他金属。
51.在操作116处，方法100(图1b)回蚀刻一种或多种金属406和背侧通孔282。所得结构如图10所示。操作116可以施加一种或多种蚀刻工艺，可以调整一种或多种蚀刻工艺以选择性蚀刻一种或多种金属406和背侧通孔282的材料，并且几乎不蚀刻介电间隔件402和半导体鳍204。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的工艺。一种或多种金属406的部分保留在沟槽400中，并且成为信号互连件406(或金属互连406)。可以使用计时器来控制蚀刻工艺，从而使得金属互连406实现期望的厚度t3(沿着“z”或
“‑
z”方向)，
诸如在约5nm至约20nm的范围内。如果信号互连件406太薄(诸如小于5nm)，则对于某些应用，它的电阻可能会不期望的很高。如果信号互连件406太厚(诸如大于20nm)，则器件200的背侧可能不必要地高。此外，这将不期望地增加连接至背侧电源轨(诸如图14中的器件200的右后角处的通孔282)的一些背侧通孔282的长度和电阻。信号互连件406和背侧通孔282之间的接触界面的面积是t3*w3，其中，w3是通孔282沿着“x”方向的宽度。在一些实施例中，w3在约10nm至约30nm的范围内。
52.在操作118处，方法100(图1b)回蚀刻图案化的介电间隔件402。所得结构如图11a所示。操作118可以施加一种或多种蚀刻工艺，可以调整一种或多种蚀刻工艺以选择性蚀刻图案化的介电间隔件402的材料，并且几乎不蚀刻信号互连件406、背侧通孔282和半导体鳍204。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的工艺。介电间隔件402的部分保留在沟槽400中，并且从正视图中具有“l”形。“l”形间隔件402的垂直部分设置在信号互连件406和半导体鳍204之间。”l”形间隔件402的水平部分设置在信号互连件406和隔离结构230之间。图11b示出了当从器件200的背侧观看时的器件200的平面图。如图11a和图11b所示，介电间隔件402沿着“y”方向具有厚度t2。在一个实施例中，厚度t2在约3nm至约8nm的范围内，它的重要性已经参考图6进行了讨论。
53.如图11a所示，信号互连件406的顶面基本上是平坦的，并且信号互连件406的底面具有台阶轮廓。信号互连件406的底面的部分设置在隔离结构230上，并且信号互连件406的底面的另一部分设置在介电隔离物402的水平部分上。因此，从正视图中，信号互连件406具有与“l”形间隔件402互补的倒置的“l”形。倒置的“l”形的垂直部分设置在隔离结构230的正上方，并且倒置的“l”形的水平部分设置介电间隔件的正上方。设置在隔离结构230的正上方的信号互连件406的部分具有与图8b所示的隔离结构230的暴露表面相同的形状和尺寸，其中心部分具有宽度w1并且纵向上平行于“x”方向，以及两个突起从中心部分的两端朝向相反的方向(“y”和
“‑
y”)延伸，并且每个具有宽度w2。信号互连件406的顶面在图11b中示出，该顶表面还具有纵向上平行于“x”方向的中心部分以及从中心部分的两端朝向相反的方向(“y”和
“‑
y”)延伸的两个突起。信号互连件406的顶面的中心部分具有宽度w4，并且其两个突起在“y”方向上均具有宽度t2。p1＝w4 2t2是成立的。信号互连件406沿着“x”方向具有的长度l1。在一个实施例中，长度l1在约20nm至约1,000nm的范围内。如图11a和图11b所示，信号互连件406的第一侧壁表面在左后角处直接接触背侧通孔282，并且信号互连件406的第二侧壁表面在右前角处直接接触背侧通孔282，从而连接两个背侧通孔282。需要注意的是，在图11a中，器件200是上下颠倒的。因此，当从前侧观看器件200时，以上讨论的信号互连件406的顶面和底面分别是信号互连件406的底面和顶面。
54.在操作120处，方法100(图1b)在信号互连件406上方形成隔离部件408，并填充沟槽400。所得结构如图12所示。在一个实施例中，操作120包括在信号互连件406上方沉积一种或多种介电材料并且填充沟槽400，然后执行cmp工艺以平坦化器件200的背侧表面以及以暴露背侧通孔282和半导体鳍204。一种或多种介电材料的部分保留在沟槽400中并成为隔离部件408。隔离部件408可以包括一层介电材料或多层介电材料，诸如具有介电衬垫层和位于介电衬垫层上方的介电填充层。在一个实施例中，隔离部件408包括具有硅、氧、碳、氮、其他合适材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(sion)、碳化硅、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn))的介电材料。在一些实施例中，隔离部件408
可以包括la2o3、al2o3、zno、zrn、zr2al3o9、tio2、tao2、zro2、hfo2、y2o3、alon、tacn、zrsi或其他合适的材料。可以使用ald、cvd或其他合适的方法来沉积隔离部件408。
55.在操作122处，方法100(图1b)用一种或多种介电材料替换半导体鳍204。在实施例中，一种或多种介电材料是与隔离部件408中的那些材料相同的材料，诸如如图13所示。在另一实施例中，一种或多种介电材料是与隔离部件408中的那些材料不同的材料。操作122可以涉及包括蚀刻和沉积工艺的多种工艺。例如，操作122可以首先执行一个或多个蚀刻以去除半导体鳍204和位于其下方的半导体层239。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的工艺。调整蚀刻工艺选择性蚀刻半导体鳍204和半导体层239的材料，并且几乎不蚀刻隔离部件408、信号互连件406、介电间隔件402、隔离结构230以及背侧通孔282。在蚀刻半导体鳍204和位于其下方的半导体层239之后，在器件200的背侧处形成沟槽，并且暴露一些s/d部件260、内部隔离件255以及栅极堆叠件240的部分。随后，操作122将一种或多种介电材料沉积至沟槽中，并且执行cmp工艺以平坦化器件200的背侧并且以暴露将连接至背侧电源轨的一些背侧通孔282(诸如位于图13中的右后角处的背侧通孔282)。
56.在操作124处，方法100(图1b)形成一个或多个背侧电源轨284。根据实施例，所得结构如图14所示。如图14所示出的，一些背侧通孔282(诸如图14中右后角处的背侧通孔282)电连接至背侧电源轨284。在实施例中，可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适的工艺来形成背侧电源轨284。背侧电源轨284可以包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、镍(ni)、钛(ti)、钽(ta)，氮化钛(tin)，氮化钽(tan)或其他金属，并且可以通过cvd、pvd、ald、镀或其他合适的工艺沉积。尽管未在图14中示出，将背侧电源轨284嵌入在一个或多个介电层中。具有背侧电源轨284有利地增加了器件200中的用于直接连接至源极/漏极接触件和通孔的可用的金属迹线的数量。与没有背侧电源轨284的其他结构相比，它也增加了用于更大的器件集成的栅极密度。背侧电源轨284可以具有比器件200的前侧上的第一级金属(m0)迹线的尺寸更宽的尺寸，这有利地降低了背侧电源轨电阻。设置在背侧电源轨284和信号互连件406之间的隔离部件408具有厚度t4。在一些实施例中，厚度t4在约4nm至约20nm的范围内。如果厚度t4太小(诸如小于4nm)，则对于某些应用，信号互连件406和背侧电源轨284之间的耦合电容可能不期望地很高，并且隔离效果可能不足。如果厚度t4太大(诸如大于20nm)，则对于某些应用，一些背侧通孔282(诸如图14中的右后角处的背侧通孔282)的长度和电阻可能不期望地大。
57.在操作126处，方法100(图1b)对器件200执行进一步的制造工艺。例如，它可以在器件200的背侧上形成一个或多个互连层，在器件200的背侧上形成钝化层以及执行其他后段制程(beol)工艺。
58.图15示出了根据实施例的器件200的立体图。如图15所示，器件200包括背侧电源轨284和背侧通孔282。一些背侧通孔282将一些s/d部件260垂直连接至背侧电源轨284。将一些背侧通孔282连接至一些s/d部件260，但是将一些背侧通孔282通过隔离部件408与背侧电源轨284隔离。信号互连件406连接多个背侧通孔282。在这个实施例中(以及在图14中所示的实施例中)，将信号互连件406与栅极堆叠件240隔离。沟道层215垂直地彼此堆叠，并连接在成对的s/d部件260之间。栅极堆叠件240与沟道层215接合并且包裹围绕每个沟道层215。将一些s/d部件260提供有前侧接触件275和背侧通孔282两者。
59.图16a至图16e示出了可以在器件200中实施的信号互连件406的各个非限制性实
例。图16a示出了信号互连件406在晶体管的s/d与相邻的晶体管的另一s/d之间建立连接的实例。图16b示出了信号互连件406在晶体管的s/d与不相邻的另一晶体管的另一s/d之间建立连接(即，在两个晶体管之间存在中间晶体管)的实例。图16a和图16b可以通过以上参考图1a至图15讨论的操作来形成。图16c示出了信号互连件406在晶体管的s/d与相邻的晶体管的栅极之间建立连接的实例。图16d示出了信号互连件406在晶体管的栅极与相邻的晶体管的另一栅极之间建立连接的实例。图16e示出了信号互连件406在晶体管的栅极与不相邻的另一晶体管的另一栅极(即，在两个晶体管之间存在中间晶体管)之间建立连接的实例。
60.图17a至图17g示出了方法100的实施例中的各个操作期间的器件200的立体图，其中，信号互连件406在两个栅极之间建立连接(诸如图16d和图16e中的实例)。图17a至图17g的某些方面类似于上面讨论的图3至图15。将器件200在图17a至图17g的每个中提供为上下颠倒。此外，可以将器件200(暴露出栅极堆叠件240)的侧视图提供为沿着图2c中的f-f线截取的截面图。因此，在图17a至图17g中未示出沟道层215。下面简要讨论图17a至图17g及其相关方法。
61.如图17a所示，将器件200提供有上面已经讨论的各个部件260、356、269、270、240、230、204和282。图17a中所示的器件200通过操作102、104和106(图1a)来形成。特别地，在栅极堆叠件240的背侧处提供隔离结构230，并且形成背侧通孔282并连接至一些s/d部件260。
62.如图17b所示，从器件200的背侧回蚀刻隔离结构230，直到保留隔离结构230的薄层为止。在一些实施例中，隔离结构230的保留层具有在约4nm至约20nm的范围内的厚度t1，已经参考图5讨论了其重要性。可以使用任何合适的蚀刻工艺来蚀刻隔离结构230，蚀刻工艺选择性蚀刻隔离结构230的材料，并且几乎不蚀刻半导体鳍204和背侧通孔282。可以使用定时器控制蚀刻工艺，以得到隔离结构230的期望的薄层。在实施例中，形成蚀刻掩模以覆盖器件200的将不形成信号互连件的区域，然后通过蚀刻掩模蚀刻隔离结构230。在蚀刻完成之后，去除蚀刻掩模。隔离结构230的回蚀刻在器件200的背侧产生沟槽400。
63.如图17c所示，类似于上述操作110，形成介电间隔件402以覆盖器件200背侧处的各个表面，包括沟槽400的各个表面。例如，可以形成介电间隔件402以具有均匀或基本均匀的厚度。然后，类似于上述操作112，使用光刻和蚀刻工艺来图案化介电间隔件402和隔离结构230以在其中形成孔401，该孔401暴露出栅极堆叠件240用于制作连接至栅极堆叠件240的信号互连件。
64.如图17d所示，类似于上述操作114，沉积一种或多种金属406以填充沟槽400和孔401。然后，回蚀刻一种或多种金属406，类似于上述操作116。一种或多种金属406的保留部分成为连接两个晶体管的两个栅极240的信号互连件(或金属互连件)406。在这个实施例中，信号互连件406的顶面是平坦的或基本平坦的，并且信号互连件406的底面具有两个突起，它们的底面直接接触栅极堆叠件240。需要注意的是，在图17d中器件200是上下颠倒的。因此，当从前侧观看器件200时，以上讨论的信号互连件406的顶面和底面分别是信号互连件406的底面和顶面。
65.如图17e所示，类似于上述操作118，部分地回蚀刻介电间隔件402。如图17f所示，类似于上述操作120，在信号互连件406上方形成隔离部件408。如图17g所示，类似于上述操作122，用绝缘体材料替换半导体鳍204。
66.图18a至图18h示出了方法100的实施例中的各个操作期间的器件200的立体图，其
中，信号互连件406在s/d部件和栅极(诸如图16c中的实例)之间建立连接。图18a至图18h的某些方面类似于上面讨论的图3至图15。将器件200在图18a至图18h的每个中提供为上下颠倒。此外，可以将器件200(暴露出栅极堆叠件240)的侧视图提供为沿着图2c中的f-f线截取的截面图。因此，在图18a至图18h中未示出沟道层215。下面简要讨论图18a至图18h及其相关方法。
67.图18a和图18b分别与图17a和图17b相同。因此，这里省略了对图18a和图18b的讨论。如图18c所示，类似于上述操作110，形成介电间隔件402以覆盖器件200的背侧处的各个表面，包括沟槽400的各个表面。例如，可以形成介电间隔件402以具有均匀或基本均匀的厚度。然后，类似于上述操作112，使用光刻和蚀刻工艺来图案化介电间隔件402和隔离结构230，以在其中形成孔401，该孔401暴露出栅极堆叠件240用于制作连接至栅极堆叠件240的信号互连件。
68.如图18d所示，类似于上述操作112，使用光刻和蚀刻工艺再次图案化介电间隔件402，以暴露背侧通孔282用于制作连接至背侧通孔282的信号互连件。调整用于图18d的蚀刻工艺以选择性蚀刻介电间隔件402的材料，并且几乎不蚀刻背侧通孔282、半导体鳍204和隔离结构230。
69.如图18e所示，类似于上述操作114，沉积一种或多种金属406以填充沟槽400和孔401。然后，类似于上述操作116，回蚀刻一种或多种金属406和背侧通孔282。一种或多种金属406的保留部分成为将栅极240连接至s/d部件260的信号互连件(或金属互连件)406。在这个实施例中，信号互连件406的顶面是平坦的或基本平坦的，并且信号互连件406的底面具有两个突起。一个突起的底面直接接触栅极堆叠件240，并且另一个突起的侧壁表面直接接触背侧通孔282。需要注意的是，在图18e中，器件200是上下颠倒的。因此，当从前侧观看器件200时，以上讨论的信号互连件406的顶面和底面分别是信号互连件406的底面和顶面。
70.如图18f所示，类似于上述操作118，部分地回蚀刻介电间隔件402。如图18g所示，类似于上述操作120，在信号互连件406上方形成隔离部件408。如图18h所示，类似于上述操作122，用绝缘体材料替换半导体鳍204。
71.图19a示出了可以从本发明的方面中受益的示例性逻辑单元300的示意图。可以将逻辑单元300包括在器件200中。逻辑单元300实施aoi(and-or-inverter(与或反相器))功能并且包括4个pmosfet和4个nmosfet。逻辑单元300包括输入端子a1、a2、b1和b2、输出端子zn以及内部网络n01。
72.图19b示出了根据本实施例的逻辑单元300的布局实施方案。特别地，将输入端子a1、a2、b1、b2、内部网络n01以及输出端子zn的部分实施为逻辑单元300的前侧处的信号互连件，同时将输出端子zn的另一部分实施为在逻辑单元300的背侧处的信号互连件，诸如图14和图15所示的信号互连件406。因为将输出端子zn的部分实施为背侧信号互连件，逻辑单元300的前侧处的布线是更少地拥挤的。特别地，用于zn的前侧信号互连件不直接面对用于输入端子a1、a2、b1和b2的任何信号互连件，从而降低了其寄生电阻。在图19b的布局中，栅极垂直地取向，同时有源区(诸如沟道区和s/d区)水平地取向。将栅极和有源区在逻辑单元300的前侧处实施。逻辑单元300占据了跨越5个栅极至栅极间距的区域。使用4条金属迹线实施前侧信号互连件。
73.图19c示出了根据本实施例的逻辑单元300的另一种布局实施方案。特别地，将输
入端子a1、a2、b1、b2、内部网络n01和输出端子zn的部分实施为逻辑单元300的前侧处的信号互连件，同时将输出端子zn的另一部分实施为在逻辑单元300的背侧处的信号互连件，诸如图14和图15所示的信号互连件406。在图19c的布局中，栅极垂直地取向，同时有源区(诸如沟道区和s/d区)水平地取向。将栅极和有源区在逻辑单元300的前侧处实施。逻辑单元300占据了跨越5个栅极至栅极间距的区域。使用3条金属迹线实施前侧信号互连件。与图19b中的实施方案相比，图19c中的实施方案使用更小的硅晶圆的面积。然而，在前侧处的输出端子zn的寄生电阻可以高于图19b中的寄生电阻。
74.尽管不意在限制，本发明的实施例为半导体结构和制造提供了一种或多种益处。例如，本发明的实施例在器件的背侧处以及在晶体管之下提供信号互连件。背侧信号互连件可以用于在s/d与另一个s/d、s/d和栅极以及栅极与另一个栅极之间建立连接。利用背侧信号互连件，器件前侧的处的布线变得更少地拥挤，并且可以实现更高的电路密度。本发明的实施例可以容易地集成至现有的半导体制造工艺中。
75.在一个示例性方面，本发明针对半导体结构。半导体结构包括具有第一源极/漏极(s/d)部件和第一栅极的第一晶体管；具有第二s/d部件和第二栅极的第二晶体管；设置在第一晶体管和第二晶体管上方的多层互连件；位于第一晶体管和第二晶体管下方的信号互连件；以及位于信号互连件下方并且与信号互连件电隔离的电源轨，其中，信号互连件将第一s/d部件和第一栅极的一个电连接至第二s/d部件和第二栅极的一个。
76.在一个实施例中，半导体结构还包括位于第一晶体管下方并且电连接至第一s/d部件的第一通孔；以及位于第二晶体管下方并电连接至第二s/d部件的第二通孔，其中，第一通孔和第二通孔与电源轨隔离，并且信号互连件直接接触第一通孔和第二通孔。在又一个实施例中，信号互连件的底面是基本平坦的，并且信号互连件的顶面具有台阶轮廓。在另一个实施例中，信号互连件的第一侧壁表面直接接触第一通孔，并且信号互连件的第二侧壁表面直接接触第二通孔。
77.在半导体结构的实施例中，信号互连件将第一栅极电连接至第二栅极。在又一个实施例中，信号互连件的底面是基本平坦的，并且信号互连件的顶面具有直接接触第一栅极和第二栅极的两个突起。
78.在实施例中，半导体结构还包括位于第一晶体管下方并且电连接至第一s/d部件的第一通孔，其中，信号互连件直接接触第一通孔和第二栅极。在又一个实施例中，信号互连件的底面是基本平坦的，信号互连件的侧壁表面直接接触第一通孔，并且信号互连件的顶面直接接触栅极。
79.在半导体结构的实施例中，信号互连件是标准逻辑单元的部分，并且在标准逻辑单元的边界内布线信号互连件。在第一晶体管还包括第三s/d部件的另一个实施例中，半导体结构还包括位于第一晶体管下方并将第三s/d部件电连接至电源轨的第三通孔。
80.在另一个示例性方面，本发明针对方法，方法包括提供具有位于衬底上方的第一晶体管和第二晶体管以及位于第一晶体管和第二晶体管之间的第一隔离结构的结构，其中，第一晶体管包括第一源极/漏极(s/d)部件并且第二晶体管包括第二s/d部件，结构还具有分别连接至第一s/d部件和第二s/d部件并且延伸至该结构的背侧的第一通孔和第二通孔。方法还包括部分地去除第一隔离结构，从而暴露第一通孔的第一侧壁表面和第二通孔的第二侧壁表面，其中，第一隔离结构的第一部分保留在结构中。方法还包括在第一隔离结
构的第一部分上沉积金属互连件，并且电接触第一侧壁表面和第二侧壁表面；以及在金属互连件、第一通孔和第二通孔上形成隔离部件。
81.在实施例中，在形成隔离部件之前，方法还包括回蚀刻金属互连件、第一通孔和第二通孔。在另一个实施例中，方法还包括在隔离部件上形成电源轨。
82.在方法的实施例中，第一隔离结构的部分地去除产生沟槽，并且第一侧壁表面和第二侧壁表面是沟槽的侧壁的部分。在又一个实施例中，在沉积金属互连件之前，方法还包括在沟槽的表面上沉积介电间隔件，并且图案化介电间隔件以暴露第一侧壁表面和第二侧壁表面，其中，在介电间隔件上部分地沉积金属互连件。在又一个实施例中，在沉积金属互连之后，方法还包括在形成隔离部件之前，部分地去除介电间隔件。
83.在又另一个示例性方面，本发明针对方法，方法包括提供具有第一晶体管和第二晶体管的结构，其中第一晶体管包括第一源极/漏极(s/d)部件以及第二晶体管包括第二s/d部件，结构还具有位于第一晶体管和第二晶体管的前侧上方的多层互连件，设置在第一s/d部件的背侧上的第一通孔，设置在第二s/d部件的背侧上的第二通孔，以及设置在结构的背侧上并且与第一通孔和第二通孔相邻的第一隔离部件。方法还包括部分地去除第一隔离部件，从而在结构的背侧处形成沟槽，其中，沟槽暴露第一通孔的第一侧壁表面和第二通孔的第二侧壁表面。方法还包括在沟槽的表面上沉积介电间隔件；图案化介电间隔件以暴露第一侧壁表面和第二侧壁表面；在介电间隔件的保留部分上方沉积一种或多种金属材料并填充沟槽；以及回蚀刻一种或多种金属材料、第一通孔和第二通孔，其中，一种或多种金属材料的保留部分成为电连接第一通孔和第二通孔的信号互连件。
84.在实施例中，在回蚀刻之后，方法还包括部分地去除介电间隔件的保留部分。在另一个实施例中，在回蚀刻之后，方法还包括在信号互连件、第一通孔和第二通孔上形成第二隔离部件。在又一个实施例中，方法包括在第二隔离部件上以及在结构的背侧处形成电源轨。
85.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。