AMR传感器开关芯片的时序控制电路架构及控制方法与流程

amr传感器开关芯片的时序控制电路架构及控制方法
技术领域
1.本发明涉及传感器控制电路技术领域，具体而言，涉及一种amr传感器开关芯片的时序控制电路架构及控制方法。


背景技术：

2.各向异形磁阻(amr)效应是铁磁材料中的电阻率随磁化强度(外加磁场)和电流方向的改变而变化的现象。基于这一效应制作的磁阻传感器由于灵敏度高，便于集成化等优点被广泛应用。普通的时序控制电路架构中，振荡器输出的信号进入分频器进行处理，分频器将处理后的信号输入组合逻辑运算单元，最终输出amr开关芯片检测使能时钟信号和比较器判别输出采样时钟信号，用以控制amr开关芯片检测磁场的有或无。但是，对于分频次数多、计数周期长的应用而言，采用上述时序控制电路架构控制amr开关芯片工作时，需要的组合逻辑运算电路规模大、运算量大、功耗大，且运算过程中易产生毛刺，amr输出信号直接给比较器，比较器失调受工艺影响大(无斩波信号无法使用自动校零比较器)，检测精度低。
3.有鉴于此，特提出本技术。


技术实现要素：

4.本发明所要解决的技术问题是：对于分频次数多，计数周期长的应用而言，采用普通的时序控制电路架构控制amr开关芯片检测磁场时，需要的组合逻辑运算电路规模大、运算量大、功耗大，且运算过程中易产生毛刺。目的在于提供一种amr传感器开关芯片的时序控制电路架构及控制方法，通过数字控制电路，使芯片中功耗较大的磁阻桥、比较器等模拟电路周期性地处于工作-睡眠-工作状态，并通过采样的方式来确定磁场的有或无，可以有效地降低芯片的功耗；此外，引入两相斩波信号来消除仪表放大器的失调电压，从而提高磁阻开关芯片的检测精度。
5.本发明通过下述技术方案实现：
6.一方面，本发明提出一种amr传感器开关芯片的时序控制电路架构，包括：快时钟电路、慢时钟电路、第一组合逻辑运算模块和第二组合逻辑运算模块；所述快时钟电路的f_clk输出端接所述第一组合逻辑运算模块的clk_1输入端和所述第二组合逻辑运算模块的clk输入端，所述快时钟电路的en输入端接所述第一组合逻辑运算模块的en输出端；所述慢时钟电路的s_clk输出端接所述第一组合逻辑运算模块的clk_2输入端；所述第一组合逻辑运算模块的sampling输出端输出采样信号，en输出端输出检测使能信号；所述第二组合逻辑运算模块的en_comp输出端输出比较器使能信号，斩波输出端输出两相斩波信号。
7.本发明首先针对在分频次数多，计数周期长的情况下，普通的时序控制电路架构在控制amr开关芯片检测磁场时需要的组合逻辑运算电路规模大、运算量大、功耗大的问题，提出采用由慢时钟、快时钟和组合逻辑运算模块组成的数字电路，用来控制芯片中功耗较大的磁阻桥、比较器等模拟电路周期性低处于工作-睡眠-工作状态，并通过采样的方式
来确定磁场的有或无，无需进行实时检测，从而可有效降低芯片能耗。芯片的工作-睡眠时间周期由慢时钟电路决定，芯片的工作时间及采样时间由慢时钟电路、快时钟电路和组合逻辑运算模块得到。其中，慢时钟电路用于设定芯片的工作-睡眠周期，其时钟周期长，消耗电流低；快时钟电路用于产生快时钟信号，其工作时间短，电流消耗低；组合逻辑运算用于对快时钟信号和慢时钟信号进行逻辑运算，其内部电路逻辑清晰，运算量小，可产生芯片的检测使能信号、比较器输出采样信号和比较器使能信号；芯片在检测使能信号为高平期间，在比较器输出采样信号持续的时间里，比较器对仪表放大器的差分输出进行比较，采样信号对比较器的输出结果进行采样，将采样结果送芯片的输出驱动。因此，本发明采用快、慢两套时钟电路，配合组合逻辑运算模块，可在较低的工作电流下，较短的工作时间内控制芯片完成信号检测工作，运算量小，可有效降低芯片的功耗。此外，组合逻辑运算模块还输出斩波信号，来消除仪表放大器的失调电压，采用自动校零比较器消除比较器失调，以此提高磁阻开关芯片的检测精度，从而解决普通的时序控制电路架构在运算过程中易产生毛刺，amr输出信号直接给比较器，比较器失调受工艺影响大，检测精度低的问题。
8.作为对本发明的进一步描述，所述第一组合逻辑运算模块的por输入端接收上电复位信号，reset输出端输出复位信号，en输出端接所述第二组合逻辑运算模块的en输入端；所述第二组合逻辑运算模块的斩波输出端包括斩波ph1输出端和斩波ph2输出端。
9.作为对本发明的进一步描述，所述第一组合逻辑运算模块包括：检测使能信号生成单元、采样信号生成单元和复位信号生成单元；所述检测使能信号生成单元的输入端接所述慢时钟电路的输出端并接收por信号，输出端输出检测使能信号；所述采样信号生成单元的输入端接所述快时钟电路的输出端并接收por信号，输出端输出采样信号；所述复位信号生成单元的输入端接所述采样信号生成单元的输出端，输出端接所述检测使能信号生成单元和所述采样信号生成单元；所述复位信号生成单元接收por信号，输出复位信号。
10.作为对本发明的进一步描述，所述检测使能信号生成单元包括：二输入与门a1、触发器b6和驱动缓冲器d1；所述a1、b6和d1依次连接，a1的一个输入端接慢时钟电路的s_clk输出端，另一个输入端接收por信号；d1的输出端输出检测使能信号；所述采样信号生成单元包括：二输入与门a2和计数器；所述a2和计数器依次连接，a2的一个输入端接快时钟电路的f_clk输出端，另一个输入端接收por信号；计数器的输出端输出采样信号；所述复位信号生成单元包括：二输入与门a3、延时缓冲器e1和e2，以及反相器n1；所述e1和e2串联后接a3的一个输入端，a3的输出端接n1的输入端，n1的输出端输出复位信号；e1的输入端接计数器的输出端，a3的另一个输入端接收por信号，n1的输出端接计数器的reset端和b6的reset端。
11.作为对本发明的进一步描述，所述计数器包括：触发器b1、b2、b3、b4和b5，以及二输入与门a4；所述b1、b2、b3、b4和b5级联，每一个触发器的d输入端接输出端；b1的ck输入端接快时钟电路(1)的f_clk输出端；b3的q输出端接a4的一个输入端，b5的q输出端接a4的另一个输入端；b1、b2、b3、b4和b5的复位端接收复位信号。
12.作为对本发明的进一步描述，所述第二组合逻辑运算模块包括：二输入与门a5、a6、a7和a8，三输入与非门a9，触发器b6、b7、b8、b9和b10，延时缓冲器e3，反相器n2，以及两相非交叠时钟发生器f；a5的一个输入端接收clk信号，另一输入端接收en信号，输出端接b6的ck输入端；b6、b7、b8和b9级联，b6的q输出端接a6的一个输入端，b7的q输出端接a7的一个
输入端，b9的q输出端接a6的另一个输入端和a7的另一个输入端；a7的输出端依次连接e3和n2后接入a8的一个输入端，a8的另一个输入端接第一组合逻辑运算模块(3)的en输出端，a8的输出端接b6、b7、b8和b9的复位端；a7的输出端接b10的ck输入端，b10的q输出端接f的输入端，b10接收en信号；f的输出端输出两相斩波信号；b6、b7、b8、b9和b10的d输入端接输出端；a5、a6的输出端和f的ph2输出端接a9的输入端，a9的输出端输出比较器使能信号。
13.作为对本发明的进一步描述，所述两相非交叠时钟发生器f包括：反相器n4、n5、n6、n7、n8和n9，二输入与非门a10和a11，以及延时缓冲器e4、e5、e6和e7；
14.n4和n5串联后接入a10的一个输入端，a10、e4、e5、n6和n7依次串联，n4的输入端接b10的q输出端，n7输出斩波信号ph1；a11、e6、e7、n8和n9依次串联，a11的一个输入端连接在n4和n5之间，另一个输入端接n7的输出端，n9的输出端接a10的另一个输入端，n9输出斩波信号ph2。
15.作为对本发明的进一步描述，所述延时缓冲器包括：多个级联的偶数反相器。
16.作为对本发明的进一步描述，所述驱动缓冲器包括：多个级联的奇数反相器。
17.另一方面，本发明提供一种amr传感器开关芯片的时序控制方法，包括以下步骤：
18.慢时钟电路向第一组合逻辑运算模块发送s_clk信号；
19.快时钟电路向第一组合逻辑运算模块发送f_clk信号；
20.第一逻辑运算模块根据所述s_clk信号和所述f_clk信号进行逻辑运算，输出检测使能信号和采样信号；
21.快时钟电路向第二组合逻辑运算模块发送f_clk信号；
22.第一组合逻辑运算模块向第二组合逻辑运算模块发送en信号；
23.第二组合逻辑运算模块根据所述f_clk信号和所述en信号进行逻辑运算，输出比较器使能信号和两相斩波信号；
24.根据所述检测使能信号、所述采样信号、所述输出比较器使能信号和所述两相斩波信号，控制芯片的工作时序。
25.本发明与现有技术相比，具有如下的优点和有益效果：
26.1、本发明实施例提供的一种amr传感器开关芯片的时序控制电路架构及控制方法，可降低磁阻开关芯片的工作电流，减小工作能耗；
27.2、本发明实施例提供的一种amr传感器开关芯片的时序控制电路架构及控制方法，组合逻辑控制电路逻辑清晰，运算量小，不易产生毛刺信号，采用斩波失调消除技术提高检测精度；
28.3、本发明实施例提供的一种amr传感器开关芯片的时序控制电路架构及控制方法，可以灵活的调整芯片的工作-睡眠-工作的占空比，满足不同的实际应用需求。
附图说明
29.为了更清楚地说明本发明示例性实施方式的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
30.图1为本发明实施例1提供的普通的时序控制电路架构结构示意图；
31.图2为本发明实施例1提供的amr传感器开关芯片的时序控制电路架构示意图；
32.图3为本发明实施例1提供的第一组合逻辑运算模块内部电路接线关系示意图；
33.图4为本发明实施例1提供的第一组合逻辑运算模块中计数器的内部电路接线关系图；
34.图5为本发明实施例1提供的第二组合逻辑运算模块内部电路接线关系示意图；
35.图6为本发明实施例1提供的第二组合逻辑运算模块中两相非交叠时钟发生器的内部电路接线关系图；
36.图7为本发明实施例2提供的时序控制电路架构逻辑关系示意图；
37.图8为本发明实施例2提供的amr传感器开关芯片工作时序示意图。
38.附图中标记及对应的零部件名称：
39.1-快时钟电路，2-慢时钟电路，3-第一组合逻辑运算模块，4-第二组合逻辑运算模块，31-检测使能信号生成单元，32-采样信号生成单元，33-复位信号生成单元。
具体实施方式
40.为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
41.在以下描述中，为了提供对本发明的透彻理解阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本本发明。在其他实施例中，为了避免混淆本本发明，未具体描述公知的结构、电路、材料或方法。
42.在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“一个实施例”、“实施例”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
43.在本发明的描述中，术语“前”、“后”、“左”、“右”、“上”、“下”、“竖直”、“水平”、“高”、“低”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制。
44.实施例1
45.图1示出了普通的时序控制电路架构结构示意图，振荡器输出的信号进入分频器进行处理，分频器将处理后的信号输入组合逻辑运算单元，最终输出amr开关芯片检测使能时钟信号和比较器判别输出采样时钟信号，用以控制amr开关芯片检测磁场的有或无。但是，对于分频次数多、计数周期长的应用而言，采用上述时序控制电路架构控制amr开关芯片工作时，需要的组合逻辑运算电路规模大、运算量大、功耗大，且运算过程中易产生毛刺。
46.针对上述普通的时序控制电路架构结构存在的缺陷，本实施例提供一种amr传感器开关芯片的时序控制电路架构，如图2所示。该时序控制电路架构包括：快时钟电路1、慢
时钟电路2、第一组合逻辑运算模块3和第二组合逻辑运算模块4；所述快时钟电路1的f_clk输出端接所述第一组合逻辑运算模块3的clk_1输入端和所述第二组合逻辑运算模块4的clk输入端，所述快时钟电路1的en输入端接所述第一组合逻辑运算模块3的en输出端；所述慢时钟电路2的s_clk输出端接所述第一组合逻辑运算模块3的clk_2输入端；所述第一组合逻辑运算模块3的sampling输出端输出采样信号，en输出端输出检测使能信号；所述第二组合逻辑运算模块4的en_comp输出端输出比较器使能信号，斩波输出端输出两相斩波信号。所述第一组合逻辑运算模块3的por输入端接收上电复位信号，reset输出端输出复位信号，en输出端接所述第二组合逻辑运算模块4的en输入端；所述第二组合逻辑运算模块4的斩波输出端包括斩波ph1输出端和斩波ph2输出端。
47.其中，
48.慢时钟电路2可以是由基于rc充放电单元加上比较器架构构成，用于产生慢时钟信号，设定芯片的工作-睡眠周期，其时钟周期长，消耗的电流低；慢时钟电路2的周期由磁阻开关芯片的工作-睡眠-工作周期要求来决定。本实施例中，将芯片的工作-睡眠周期设定为1个慢时钟周期，工作状态为20个快时钟周期。
49.快时钟电路1可以是由基于rc充放电单元加上比较器架构构成，用于产生快时钟信号(与慢时钟信号比较而言)，其工作时间段，电流消耗低。
50.第一组合逻辑运算模块3，用于对快时钟信号和慢时钟信号进行逻辑运算，产生芯片的检测使能信号、快时钟的使能信号和比较器输出采样信号，从而控制芯片中功耗较大的磁阻桥、比较器等模拟电路周期性低处于工作-睡眠-工作状态，并通过采样的方式来确定磁场的有无，采样时间由时序控制电路架构中的延时单元时间进行设置。
51.第二组合逻辑运算模块4，用于对快时钟信号进行逻辑运算，产生两相斩波信号和比较器使能信号，控制比较器工作。斩波信号用于仪表放大器消除失调信号，提高检测精度。
52.在本实施例的时序控制电路架构控制下，芯片在检测使能信号为高平期间，在比较器输出采样信号持续的时间里，比较器对仪表放大器的差分输出进行比较，采样信号对比较器的输出结果进行采样，将采样结果送芯片的输出驱动。由于本实施例采用快、慢两套时钟电路，配合组合逻辑运算模块，可在较低的工作电流下，较短的工作时间内控制芯片完成信号检测工作，运算量小，可有效降低芯片的功耗。此外，组合逻辑运算模块还输出斩波信号，来消除仪表放大器的失调电压，以此提高磁阻开关芯片的检测精度，从而解决普通的时序控制电路架构在运算过程中易产生毛刺，检测精度低的问题。
53.接下来，分别对时序控制电路架构中的第一组合逻辑运算模块3及其计数器，第二组合逻辑运算模块4及其两相非交叠时钟发生器的内部结构进行详细描述。
54.第一组合逻辑运算模块3内部电路接线关系如图3所示，包括：检测使能信号生成单元31、采样信号生成单元32和复位信号生成单元33；所述检测使能信号生成单元31的输入端接所述慢时钟电路2的输出端并接收por信号，输出端输出检测使能信号；所述采样信号生成单元32的输入端接所述快时钟电路1的输出端并接收por信号，输出端输出采样信号；所述复位信号生成单元33的输入端接所述采样信号生成单元32的输出端，输出端接所述检测使能信号生成单元31和所述采样信号生成单元32；所述复位信号生成单元33接收por信号，输出复位信号。
55.进一步的，第一组合逻辑运算模块3中，
56.所述检测使能信号生成单元31包括：二输入与门a1、触发器b6和驱动缓冲器d1；所述a1、b6和d1依次连接，a1的一个输入端接慢时钟电路2的s_clk输出端，另一个输入端接收por信号；d1的输出端输出检测使能信号。
57.所述采样信号生成单元32包括：二输入与门a2和计数器；所述a2和计数器依次连接，a2的一个输入端接快时钟电路1的f_clk输出端，另一个输入端接收por信号；计数器的输出端输出采样信号。
58.所述复位信号生成单元33包括：二输入与门a3、延时缓冲器e1和e2，以及反相器n1；所述e1和e2串联后接a3的一个输入端，a3的输出端接n1的输入端，n1的输出端输出复位信号；e1的输入端接计数器的输出端，a3的另一个输入端接收por信号，n1的输出端接计数器的reset端和b6的reset端。
59.进一步的，采样信号生成单元32中，
60.计数器包括：触发器b1、b2、b3、b4和b5，以及二输入与门a4；所述b1、b2、b3、b4和b5级联，每一个触发器的d输入端接输出端；b1的ck输入端接快时钟电路1(1)的f_clk输出端；b3的q输出端接a4的一个输入端，b5的q输出端接a4的另一个输入端；b1、b2、b3、b4和b5的复位端接收复位信号。计数器的内部电路接线关系请参考图4。
61.第二组合逻辑运算模块4的内部电路接线关系如图5所示，包括：二输入与门a5、a6、a7和a8，三输入与非门a9，触发器b6、b7、b8、b9和b10，延时缓冲器e3，反相器n2，以及两相非交叠时钟发生器f；a5的一个输入端接收clk信号，另一输入端接收en信号，输出端接b6的ck输入端；b6、b7、b8和b9级联，b6的q输出端接a6的一个输入端，b7的q输出端接a7的一个输入端，b9的q输出端接a6的另一个输入端和a7的另一个输入端；a7的输出端依次连接e3和n2后接入a8的一个输入端，a8的另一个输入端接第一组合逻辑运算模块3(3)的en输出端，a8的输出端接b6、b7、b8和b9的复位端；a7的输出端接b10的ck输入端，b10的q输出端接f的输入端，b10接收en信号；f的输出端输出两相斩波信号；b6、b7、b8、b9和b10的d输入端接输出端；a5、a6的输出端和f的ph1输出端接a9的输入端，a9的输出端输出比较器使能信号。
62.进一步的，第二组合逻辑运算模块4中，
63.两相非交叠时钟发生器f包括：反相器n4、n5、n6、n7、n8和n9，二输入与非门a10和a11，以及延时缓冲器e4、e5、e6和e7；n4和n5串联后接入a10的一个输入端，a10、e4、e5、n6和n7依次串联，n4的输入端接b10的q输出端，n7输出斩波信号ph1；a11、e6、e7、n8和n9依次串联，a11的一个输入端连接在n4和n5之间，另一个输入端接n7的输出端，n9的输出端接a10的另一个输入端，n9输出斩波信号ph2。两相非交叠时钟发生器的内部电路接线关系请参考图6。
64.需说明的是，上述第一组合逻辑运算模块3和第二组合逻辑运算模块4中，所述延时缓冲器包括：多个级联的偶数反相器。所述驱动缓冲器包括：多个级联的奇数反相器。
65.实施例2
66.本实施例提供一种如实施例1所述的amr传感器开关芯片的时序控制电路架构的时序控制方法，其中，时序控制电路架构逻辑关系如图7所示，时序控制方法包括以下步骤：
67.步骤1：慢时钟电路向第一组合逻辑运算模块发送s_clk信号；
68.故障2：快时钟电路向第一组合逻辑运算模块发送f_clk信号；
69.步骤3：第一逻辑运算模块根据所述s_clk信号和所述f_clk信号进行逻辑运算，输出检测使能信号和采样信号；
70.步骤4：快时钟电路向第二组合逻辑运算模块发送f_clk信号；
71.步骤5：第一组合逻辑运算模块向第二组合逻辑运算模块发送en信号；
72.步骤6：第二组合逻辑运算模块根据所述f_clk信号和所述en信号进行逻辑运算，输出比较器使能信号和两相斩波信号；
73.步骤7：根据所述检测使能信号、所述采样信号、所述输出比较器使能信号和所述两相斩波信号，控制芯片的工作时序。
74.amr传感器开关芯片工作时序请参考图8。但需说明的是，本实施例中各时钟产生电路，计数器，延时器，两相非交叠时钟发生器等还可以有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可以根据本发明做出各种相应的改变和/或变形。
75.以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。