一种多相位时钟产生电路及模数转换器的制作方法

1.本发明涉及一种时钟产生电路，尤其是一种多相位时钟产生电路及模数转换器。


背景技术：

2.模数转换器(analog-to-digital converters，adc)是实现由模拟信号到数字信号转换的电路，以实现用数字信号处理器处理自然界中的模拟信号，其具有非常广泛的应用领域和前景。为了提高adc的采样速率，业界开发出了一种多路时间交织架构的adc。而在多路时间交织架构adc中，其所采用的多相位时钟产生电路对实现其功能和保证其性能具有至关重要的作用。
3.其中，为了确定多路时钟信号的相位顺序关系，业界一般采用基于触发器的移位寄存方式。假设多路时间交织架构adc的系统主时钟为ck_master，多相位时钟之间的相位延迟均与ck_master的周期有关。
4.请参阅图1、2所示，其图示了一种由4个d触发器(dff，d flip-flop)10’构成的移位寄存器链100’以及其理想状态下的输出时序。如图所示，其中ck4_ip、ck4_qp、ck4_in、ck4_qn是系统主时钟ck_master的4分频时钟，各分频时钟信号前后相位差为90
°
，即第一位的分频时钟信号ck4_ip和第二位的分频时钟信号ck4_qp的相位差为90
°
，各个分频时钟信号彼此间的延迟为一个系统主时钟周期。ck16_in是系统主时钟的16分频，其占空比为1:4。
5.进一步的，在由所述4个d触发器10’组成移位寄存器链100’中，ck16_in作为输入信号，利用所述主时钟信号的4分频时钟信号ck4_ip、ck4_qp、ck4_in、ck4_qn依次作为触发所述dff的时钟信号，ck16《3:0》是输出时钟。假设所述d触发器的传播延迟(ck-》q)为t
c-q
，建立时间为t
set-up
，则上述电路正确工作所要求的时序约束条件之一为：
6.t
c-q
t
set-up
≤t
7.其中，t表示系统主时钟ck_master的周期。
8.为了方便分析，可忽略t
set-up
的影响，则所述d触发器的传播延迟需要小于一个系统主时钟周期。当系统主时钟频率较低时，这个条件比较容易满足。
9.但对于多路时间交织架构的adc而言，其系统主时钟频率一般都比较高。例如，若系统主时钟频率为64ghz，则其主时钟周期为15.625ps，这会给时钟产生电路的正常工作带来很大挑战。如果d触发器的传播延迟大于一个系统主时钟周期，则无法得到正确的时序。请参阅图3所示，其图示了一种因所述d触发器传播延迟偏大而引发的错误时序。
10.如图3中所示，在ck4_ip上升沿触发下，输入时钟ck16_in传输给ck16《0》。理想情况下，ck16《0》作为下一级触发器的输入，应该被与ck4_ip上升沿紧邻的ck4_qp上升沿采样。由于所述d触发器10’传播延迟的影响，导致ck16《0》上升沿与ck4_ip上升沿之间的间隔大于一个系统主时钟周期，于是ck16《0》无法被预期的ck4_qp上升沿采样，而被下一个上升沿采样，输出的ck16《1》与预期波形相差一个ck4_qp周期。还有一种情况是，所述d触发器10’的传播延时恰好是一个系统主时钟周期，使得ck16《0》的上升沿恰好与ck4_qp的上升沿同时出现，这样情况下由于无法满足建立时间或保持时间的要求，从而无法正确输出ck16《
1》。
11.因此，确有必要开发一种新型的时钟产生电路，来克服现有技术中的缺陷。


技术实现要素：

12.本发明的目的在于针对现有技术中时钟产生电路的移位寄存器链，因其内部传播延迟偏大引发错误时序的问题，提供一种多相位时钟产生电路，其能够折衷考虑移位寄存器链内部不可避免的传播延时以及各路分频时钟信号相位间隔较小的情况。
13.为了实现上述目的，本发明的一个实施方式提供了一种多相位时钟产生电路，其包括移位寄存器链。其中所述移位寄存器链包括3个或以上数量的锁存器(latch)，这些锁存器分为至少2个分组，其中第一分组包括1个或以上数量的锁存器，第二分组包括2个或以上数量的锁存器；其中每一分组中相邻两锁存器间级联。
14.进一步的，在不同实施方式中，其中所述这些锁存器的分组数量，可以是2个、3个、4个、5个、6个、7个、8个或以上数量，具体分组数量可随需要而定，并无限定；且各个独立分组之间，其各自包括的锁存器的具体数量可以是相同的，也可以是不同的，具体也随需要而定，并无限定。
15.举例来讲，第一分组包括的锁存器的数量可以与第二分组包括的锁存器的数量相同，也可以不同，具体可随需要而定，并无限定。同样的情况也适用于3个分组、4个分组、5个分组、6个分组、7个分组、8个分组或是以上数量分组的情况。以下本文将给出一些对于分组方式的举例说明，但非限定。
16.其中，在一实施方式中，这些锁存器分为第一分组和第二分组，其中所述第一分组包括偶数个锁存器，所述第二分组包括偶数个锁存器。例如，两分组包括的锁存器的数量是相同的，具体可以是2、4、6、8、10、12、14、16、18、20、22、24、26、28、30、32
…
64、66、68
…
124、126、128
…
254、256、258等等，但不限于。
17.进一步的，在不同实施方式中，这些锁存器分为第一分组和第二分组，其中所述第一分组包括2的幂次方个锁存器，所述第二分组包括2的幂次方个锁存器。例如，两分组包括的锁存器的数量是相同的，具体可以是2、4、8、16、32、64、128、256等等，但不限于。
18.进一步的，在不同实施方式中，这些锁存器分为第一分组和第二分组，其中所述第一分组包括2个锁存器，所述第二分组包括3个锁存器。在又一实施方式中，其中所述第一分组包括4个锁存器，所述第二分组包括6个锁存器。在又一实施方式中，其中所述第一分组包括8个锁存器，所述第二分组包括12个锁存器。
19.进一步的，在又一实施方式中，这些锁存器分为第一分组、第二分组和第三分组，其中所述第一分组包括1个锁存器，所述第二分组包括2个锁存器，所述第三分组包括3个锁存器。在又一实施方式中，这些锁存器分为第一分组、第二分组和第三分组，其中所述第一分组包括2个锁存器，所述第二分组包括3个锁存器，所述第三分组包括2个锁存器。在又一实施方式中，这些锁存器分为第一分组、第二分组和第三分组，其中所述第一分组包括偶数个锁存器，所述第二分组包括偶数个锁存器，所述第三分组包括偶数个锁存器。
20.进一步的，在不同实施方式中，这些锁存器分为第一分组、第二分组、第三分组和第四分组，其中所述第一分组包括1个锁存器，所述第二分组包括2个锁存器，所述第三分组包括3个锁存器，所述第四分组包括4个锁存器。在又一实施方式中，这些锁存器分为第一分
组、第二分组、第三分组和第四分组，其中所述第一分组包括4个锁存器，所述第二分组包括4个锁存器，所述第三分组包括4个锁存器，所述第四分组包括4个锁存器。在又一实施方式中，这些锁存器分为第一分组、第二分组、第三分组和第四分组，其中所述第一分组包括2的幂次方个锁存器，所述第二分组包括2的幂次方个锁存器，所述第三分组包括2的幂次方个锁存器，所述第四分组包括2的幂次方个锁存器。
21.进一步的，对于更多的分组实施方式，以及每一分组包括的锁存器数量的实施方式，本领域一般技术人员可以根据以上内容做出各种等同变换，此处不再赘述。但这种等同变换并未超出本案的内容，均在本案的保护范围之内。
22.进一步的，在不同实施方式中，其中每一分组内相邻两锁存器各自输入的触发时钟信号间的延迟至少大于一个其所在系统的系统主时钟周期。具体可以是1.2个、1.5个、1.8个、2个、2.5个、3个、3.5个、4个、5个等等，随实际需要而定，并无限定。
23.进一步的，在不同实施方式中，其中每一分组内相邻两锁存器各自输入的触发时钟信号间的相位差大于90
°
。进一步的，在不同实施方式中，所述两者间的相位差可以是大于等于100
°
、120
°
、150
°
、180
°
、210
°
、240
°
、270
°
、300
°
、330
°
、360
°
、450
°
、540
°
、630
°
、720
°
、810
°
、900
°
、990
°
以及1080
°
等等中的一种。
24.进一步的，在不同具体实施例中，所述两者间的相位差具体可以是95
°
、100
°
、105
°
、110
°
、115
°
、120
°
、125
°
、130
°
135
°
、140
°
、145
°
、150
°
、155
°
、160
°
、165
°
、170
°
、175
°
、180
°
、185
°
、190
°
、195
°
、200
°
、205
°
、210
°
、215
°
、220
°
、225
°
、230
°
、235
°
、240
°
、245
°
、250
°
、255
°
、260
°
、265
°
、270
°
、275
°
、280
°
、285
°
、290
°
、295
°
、300
°
、305
°
、310
°
、315
°
、320
°
、325
°
、330
°
、335
°
、340
°
、345
°
、355
°
、360
°
、450
°
、540
°
、630
°
、720
°
、810
°
、900
°
、990
°
以及1080
°
等等，以上也是列举说明，并非限定。
25.进一步的，在不同实施方式中，其中所述各分组锁存器输入的触发时钟信号为其所在系统主时钟信号的分频时钟信号，所述分频时钟信号按先后相位顺序对各分组的锁存器进行依次交替输入，用作所述各分组锁存器的输入触发时钟信号。
26.这里需要说明的是，所谓“依次交替”输入实施，是指所述分频时钟信号并不是按照顺序依次为所述第一分组锁存器、第二分组锁存器输入，即不是完成所述第一分组锁存器后，才开始后续组别锁存器的分频时钟信号输入；而是所述分频时钟信号按相位顺序依次完成各分组的第一位锁存器的输入，也就是依次为第一分组第一位锁存器、第二分组第一位锁存器，直到最后一位分组的第一位锁存器进行分频时钟信号输入；然后在进行各分组第二位锁存器的按分组顺序进行输入，依此类推，直到各分组的最后一位锁存器的输入，此为“依次交替”输入实施。
27.进一步的，在不同实施方式中，同样数量的分频时钟信号可以对应不同数量的分组情况，例如，一系统主时钟信号的4分频时钟信号，可以对应2个锁存器分组的情况，也可以对应4个锁存器分组的情况；且相同分组数量下，同样数量的分频时钟信号也可以对应分组内不同数量的锁存器的情况，例如，在2个分组的情况下，一系统主时钟信号的4分频时钟信号，可以对应每一分组2个锁存器的情况，也可以对应每个分组内4个锁存器的情况，还可以对应每个分组内8个锁存器的情况，以及16个锁存器、32个锁存器、64个锁存器等等的情况；具体可随实际需要而定，并无限定。也就是说，所述锁存器的数量是大于等于所述系统主时钟的分频时钟信号的数量，优选为后者的整数倍；例如，具体可以是1倍、2倍、3倍、5倍、
6倍、10倍、20倍等等，具体可随需要而定，并无限定。以下将给出一些举例性说明，但非限定。例如，在一实施方式中，所述锁存器包括2个分组，每一分组均包括2个级联的锁存器，相应的，其输入触发时钟信号为一系统主时钟信号的4分频时钟信号，这4个分频时钟信号按相位顺序依次交替作为第一分组和第二分组锁存器的触发时钟信号输入；即第一位、第三位的分频时钟信号为所述第一分组两级联的锁存器的触发时钟信号，而第二位、第四位的分频时钟信号则作为所述第二分组两级联的锁存器的触发时钟信号。
28.例如，在又一实施方式中，所述锁存器包括2个分组，每一分组均包括4个级联的锁存器，相应的，其输入触发时钟信号为一系统主时钟信号的4分频时钟信号，这4个分频时钟信号按相位顺序依次交替作为第一分组和第二分组锁存器的触发时钟信号输入；即第一位、第三位、第一位、第三位的分频时钟信号为所述第一分组4个级联的锁存器的触发时钟信号，而第二位、第四位、第二位、第四位的分频时钟信号则作为所述第二分组4个级联的锁存器的触发时钟信号。
29.在又一实施方式中，所述锁存器包括3个分组，每一分组均包括2个级联的锁存器，相应的，其输入触发时钟信号为一系统主时钟信号的6分频时钟信号，这6个分频时钟信号按相位顺序依次交替作为第一分组、第二分组和第三分组锁存器的触发时钟信号输入，即第一位、第四位的分频时钟信号为所述第一分组两级联的锁存器的触发时钟信号，第二位、第五位的分频时钟信号为所述第二分组两级联的锁存器的触发时钟信号，第三位、第六位的分频时钟信号为所述第三分组两级联的锁存器的触发时钟信号。
30.在又一实施方式中，所述锁存器包括2个分组，其中第一分组包括5个级联的锁存器，第二分组包括4个级联的锁存器；相应的，其输入触发时钟信号为一系统主时钟的4分频时钟信号，这4个分频时钟信号按相位顺序依次交替作为第一分组和第二分组锁存器的触发时钟输入；即单数位的分频时钟信号为第一分组级联的锁存器的触发时钟信号，偶数位的分频时钟信号则作为第二分组级联的锁存器的触发时钟。
31.在又一实施方式中，所述锁存器包括2个分组，每一分组均包括8个级联的锁存器，相应的，其输入触发时钟信号为一系统主时钟的8分频时钟信号，这8个分频时钟信号按相位顺序依次交替作为第一分组和第二分组锁存器的触发时钟信号输入；即单数位的分频时钟信号为第一分组级联的锁存器的触发时钟信号，偶数位的分频时钟信号则作为第二分组级联的锁存器的触发时钟信号。
32.在又一实施方式中，所述锁存器包括4个分组，每一分组均包括4个级联的锁存器，相应的，其输入触发时钟信号为一系统主时钟的8分频时钟信号，这8个分频时钟信号按相位顺序依次交替作为第一分组、第二分组、第三分组和第四分组锁存器的触发时钟信号输入；即第一位、第五位、第一位、第五位的分频时钟信号为第一分组级联的锁存器的触发时钟信号，第二位、第六位、第二位、第六位的分频时钟信号则作为第二分组级联的锁存器的触发时钟信号，第三位、第七位、第三位、第七位的分频时钟信号为第三分组级联的锁存器的触发时钟信号，第四位、第八位、第四位、第八位的分频时钟信号为第四分组锁存器的触发时钟信号。
33.进一步的，对于更多的分频时钟信号数量和锁存器分组数量间组合的实施方式，本领域一般技术人员可以根据以上内容做出各种等同变换，此处不再赘述。但这种等同变换并未超出本案的内容，均在本案的保护范围之内。
34.进一步的，在不同实施方式中，其中所述移位寄存器链包括6个或以上偶数数量的锁存器，这些锁存器两两组合成3个或以上数量的触发器，这些触发器分为至少两个分组；其中第一分组包括1个或以上数量的触发器，第二分组包括2个或以上数量的触发器；其中每个分组中相邻两触发器间级联。
35.进一步的，对于所述这些触发器的分组方式以及各个分组内包括的触发器的数量，其类似于上述锁存器的实施方式，为避免不必要的赘述，以下仅给出部分举例性说明。
36.其中，在一个实施方式中，这些触发器分为2个分组，其中每一分组包括的触发器的数量相同。例如，均为偶数个触发器，或是2的幂次方个触发器。
37.进一步的，在又一实施方式中，这些触发器分为3个分组，其中每一分组包括的触发器的数量与其他分组包括的触发器的数量不同。进一步的，在又一实施方式中，这些触发器分为4个分组，其中每一分组包括的触发器的数量相同，均为2的幂次方个触发器。
38.进一步的，在不同实施方式中，其中所述触发器包括d触发器、rs触发器、jk触发器以及t触发器中的至少一种。
39.进一步的，在不同实施方式中，其中所述触发器包括电平触发器、边沿触发器和脉冲触发器中的至少一种。进一步的，在不同实施方式中，其中所述触发器包括基本rs触发器和钟控触发器中的至少一种。进一步的，在不同实施方式中，其中所述触发器包括静态触发器和动态触发器中的至少一种。进一步的，在不同实施方式中，其中所述触发器包括双极型触发器和mos型触发器中的至少一种。
40.进一步的，在不同实施方式中，其中每一分组内相邻两触发器各自输入的触发时钟信号间的延迟大于一个其所在系统的系统主时钟周期。
41.进一步的，在不同实施方式中，其中每一分组内相邻两触发器各自输入的触发时钟信号间的相位差大于90
°
。具体情况类似于上述锁存器的情况，为避免不必要的赘述，此处不在重复说明。
42.进一步的，在不同实施方式中，其中所述触发器输入的触发时钟信号为一系统主时钟信号的分频时钟信号；所述分频时钟信号按先后相位顺序对各分组触发器进行依次交替输入，用作所述各分组触发器的输入触发时钟信号。
43.进一步的，在不同实施方式中，同样数量的分频时钟信号可以对应不同数量的分组情况，例如，8分频时钟信号，可以对应2个触发器分组的情况，也可以对应4个触发器分组的情况。且同样数量的分频时钟信号也可以对应相同分组下，不同数量的触发器的情况，例如，4分频时钟信号，可以对应2个分组下，每一分组4个触发器的情况，也可以对应每一分组8个触发器的情况，具体可随实际需要而定，并无限定。以下将给出一些举例性说明，但非限定。
44.进一步的，对于所述这些分频时钟信号与触发器分组间的不同组合方式，其类似于上述锁存器的实施方式，为避免不必要的赘述，以下仅给出部分举例性说明。例如，在一个实施方式中，所述触发器包括2个分组，每一分组均包括2个级联触发器，其输入触发时钟信号为一系统主时钟信号的4分频时钟信号，这4个分频时钟信号按相位顺序依次交替作为第一分组和第二分组触发器的触发时钟输入；即第一位、第三位的分频时钟信号为第一分组级联的触发器的触发时钟信号，而第二位、第四位的分频时钟信号则作为第二分组级联的触发器的触发时钟信号。
45.在又一实施方式中，所述触发器包括3个分组，每一分组均包括3个级联触发器，相应的，其输入触发时钟信号为一系统主时钟信号的9分频时钟信号，这9个分频时钟信号按相位顺序依次交替作为第一分组、第二分组和第三分组触发器的触发时钟输入；即第一位、第四位及第七位的分频时钟信号为第一分组级联的触发器的触发时钟信号，第二位、第五位及第八位的分频时钟信号则作为第二分组级联的触发器的触发时钟信号，第三位、第六位及第九位的分频时钟信号为第三分组级联的触发器的触发时钟信号。
46.在又一实施方式中，所述触发器包括4个分组，每一分组均包括8个级联的触发器，相应的，其输入触发时钟信号为一系统主时钟信号的16分频时钟信号，这16个分频时钟信号按相位顺序依次交替作为第一分组、第二分组、第三分组和第四分组触发器的触发时钟信号输入，即第一位、第五位、第九位、第十三位、第一位、第五位、第九位、第十三位的分频时钟为第一分组级联的触发器的触发时钟信号，第二位、第六位、第十位、第十四位、第二位、第六位、第十位、第十四位的分频时钟信号则作为第二分组级联的触发器的触发时钟信号，第三位、第七位、第十一位、第十五位、第三位、第七位、第十一位、第十五位的分频时钟信号为第三分组级联的触发器的触发时钟信号，第四位、第八位、第十二位、第十六位、第四位、第八位、第十二位、第十六位的分频时钟信号为第四分组级联的触发器的触发时钟信号。
47.进一步的，对于更多的分频时钟信号数量和触发器分组数量间组合的实施方式，本领域一般技术人员可以根据以上内容做出各种等同变换，此处不再赘述。但这种等同变换并未超出本案的内容，均在本案的保护范围之内。
48.进一步的，本发明涉及的又一个实施方式提供了一种模数转换器，其包括采样-保持模块、时钟产生电路和子adc阵列，所述时钟产生电路向所述采样-保持模块和子adc阵列提供输入触发时钟信号，其中所述时钟产生电路包括本发明涉及的所述多相位时钟产生电路。
49.进一步的，在不同实施方式中，其中所述多相位时钟产生电路的移位寄存器链，包括的这些锁存器分为至少2个分组，其中第一分组包括偶数个锁存器，第二分组包括偶数个锁存器；其中每一分组内相邻两锁存器各自输入的触发时钟信号间的相位差大于90
°
。
50.进一步的，在不同实施方式中，其中所述多相位时钟产生电路的移位寄存器链，包括的这些锁存器两两组合成触发器，这些触发器分为至少2个分组，其中第一分组包括2的幂次方个所述触发器，第二分组包括2的幂次方个触发器；其中每一分组内相邻两触发器各自输入的触发时钟信号间的相位差大于一个其所在系统的系统时钟周期。
51.进一步的，在不同实施方式中，其中所述采样-保持模块包括16个采样通道，所述多相位时钟产生电路向所述采样-保持模块输入的触发时钟信号ck16《15:0》的占空比为1:8；所述子adc阵列包括128个子adc，所述多相位时钟产生电路向所述子adc阵列输入的触发时钟信号ck128《127:0》的占空比为1:16。
52.进一步的，在不同实施方式中，其中所述模数转换器包括sar(successive approximation register，sar逐次逼近型)adc、流水线型adc、多路时间交织adc中的一种。进一步的，在不同实施方式中，其中所述子adc阵列中的子adc包括sar(successive-approximation register，逐次逼近寄存器型)adc。
53.相较于现有技术，本发明有如下的有益效果：本发明涉及的一种多相位时钟产生
电路，其在折衷考虑移位寄存器链内不可避免的传播延时以及各路时钟相位间隔较小的情况后，提出了一种新型的分组移位寄存技术，将这些锁存器或是触发器分组设置，如此，通过增加每组相邻两锁存器或是触发器输入的触发时钟信号之间的相位间隔，提高了对所述锁存器或是触发器传播延时的容忍裕量。
54.进一步的，相比于传统的移位寄存方式，本发明涉及的创新的分组移位寄存技术，其每一分组内相邻级联的锁存器间或是触发器间输入的触发时钟信号相位差间隔越大，越有利于正确采样前一级锁存器或是触发器的输出，也就是预留给下一级锁存器或是触发器的建立时间更加充裕，从而能更准确的输出正确的时序。
附图说明
55.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
56.图1为现有技术中涉及的一种移位寄存器链的结构示意图；
57.图2为图1所示的所述移位寄存器链的理想时序示意图；
58.图3为图1所示的所述移位寄存器链因其内d触发器传播延迟偏大引发的错误时序示意图；
59.图4为本发明涉及的一个实施方式中提供的一种多相位时钟产生电路，其包括的移位寄存器链的结构示意图；
60.图5为图4所示的所述移位寄存器链输出时序的示意图；
61.图6为本发明涉及的一个实施方式中提供的一种多路时间交织adc的逻辑结构图；
62.图7为图6所示的所述多路时间交织adc中的多相位时钟产生电路，其向采样-保持模块输入的时钟信号的电路原理图；
63.图8a为图6所示的所述多路时间交织adc中的多相位时钟产生电路，其向子adc阵列模块输入的时钟信号的电路原理图的第一部分；
64.图8b为图6所示的所述多路时间交织adc中的多相位时钟产生电路，其向子adc阵列模块输入的时钟信号的电路原理图的第二部分；
65.图8c为图6所示的所述多路时间交织adc中的多相位时钟产生电路，其向子adc阵列模块输入的时钟信号的电路原理图的第三部分；
66.图8d为图6所示的所述多路时间交织adc中的多相位时钟产生电路，其向子adc阵列模块输入的时钟信号的电路原理图的第四部分。
具体实施方式
67.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提还可以进行若干简单的修改和润饰，所获得的所有其他实施例，都属于本发明保护的范围。
68.在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以
包含在本发明的至少一个实施方案中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，在本发明所描述的实施例可以与其它的实施例相结合。
69.请参阅图4所示，本发明的一个实施方式提供了一种多相位时钟产生电路，其包括移位寄存器链100。其中所述移位寄存器链100包括第一分组101的触发器10和第二分组102的触发器20，每一分组内的触发器10、20均是级联连接。
70.如图4中所示，所述触发器的输入时钟ck4_ip、ck4_qp、ck4_in、ck4_qn是其所在系统的系统主时钟ck_master的4分频时钟，彼此间的延迟为一个系统主时钟周期，彼此间相位差为90
°
，相应的，隔位的ck4_ip与ck4_in、ck4_qp与ck4_qn之间的相位差为180
°
。ck16_in是系统主时钟的16分频，可通过合适的组合逻辑将其占空比调整为1:4。
71.根据本发明涉及的分组移位寄存技术，所述移位寄存器链100包括的4个触发器分成2个分组：第一分组101和第二分组102，相应的所述系统主时钟ck_master的4分频时钟：ck4_ip、ck4_qp、ck4_in、ck4_qn，则是按前后相位顺序交替为所述2个触发器分组提供输入触发时钟信号。如图4中所示，第一位、第三位的所述ck4_ip与ck4_in会作为所述第一分组101触发器10的输入触发时钟信号，第二位、第四位的所述ck4_qp与ck4_qn则作为所述第二分组102触发器20的输入触发时钟信号，如此，利用每一分组内输入的触发时钟信号两者间相位差为180
°
的时钟信号作为触发信号，降低了每一分组内触发器间信号传播延时的影响，有利于在高频应用中得到预期的时钟输出。其中所述2个分组触发器的输出时序，请参阅图5所示。
72.进一步的，本发明涉及的所述多相位时钟产生电路，可以用作adc中的时钟模块，应用到模数转换器(adc)中，为其他系统模块提供相应的时钟信号。其中涉及的模数转换器，可以是已知的各种架构的模数转换器，包括但不限于sar(successive approximation register，sar逐次逼近型)adc、流水线型adc、多路时间交织adc等等。
73.请参阅图6所示，本发明的又一实施方式提供了一种多路时间交织adc，其为一种“16
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8”的直接采样架构多路时间交织adc，包括采样-保持模块201、本发明涉及的所述多相位时钟产生电路202和子adc阵列203。
74.其中所述采样-保持模块201包括16个通道，所述子adc阵列203包括128个子adc。鉴于sar adc的数据转换特点，其工作时钟的占空比可以是非50％，非常适用于超高速多路时间交织架构，所以在本发明中，所述子adc阵列模块采用的子adc是sar adc，但不限于。所述多相位时钟产生电路202为所述采样-保持模块201和所述子adc阵列203提供所需的时钟信号，这些时钟信号既需要满足明确的相位顺序关系，还需要满足一定的占空比要求。
75.进一步的，本发明涉及的所述多路时间交织adc中涉及的时钟信号划分为不同的时钟域，其中所述采样-保持模块201的16个采样-保持通道所需的采样时钟及复位时钟属于高频时钟域；所述子adc阵列203所需的时钟信号属于低频时钟域，虽然所涉及的时钟频率已经降低了，但是时钟之间的相位延迟本质上仍与系统主时钟的周期有关。而本发明涉及的所述多相位时钟产生电路202所涉及的分组移位寄存技术，保证了正确输出各路时钟信号，从而可以很好的分别为所述采样-保持模块201和所述子adc阵列提供对应的时钟信号，在本实施例中，其中16路采样-保持通道的时钟信号ck16《15:0》的占空比为1:8，而所述128路子adc阵列的时钟信号ck128《127:0》的占空比为1:16。
76.具体来讲，所述128路时间交织adc中有16个采样-保持通道，所述多相位时钟产生电路202首先需要产生16个时钟信号用作所述采样-保持模块201的采样时钟信号和复位时钟信号，其信号产生电路原理图，请参阅图7所示。如图7所示，所述多相位时钟产生电路202的移位寄存器链包括的触发器分为了2组，每组8个级联的触发器，采用的是4分频系统时钟信号交替作为各分组触发器的输入时钟信号，其输出则是16路的时钟信号，对应于所述采样-保持模块201的16个采样-保持通道。其中，在本实施例中，ck16《15:0》的占空比为1:8。
77.产生完采样时钟之后，还需要产生用于所述子adc阵列203的128路sar adc的工作时钟，其信号产生电路原理图，请参阅图8a、8b、8c和8d所示。在图8a-图8d中所示，不同于现有的移位寄存器链，本发明涉及的所述移位寄存器链将触发器分为4组，也就是将触发时钟信号ck16_m《15:0》分成了4组，此处的ck16_m是为了区别上述采样-保持时钟信号ck16，两者占空比有所不同。
78.当ck16_m《0》作为触发时钟，依次得到ck128《0:16:32:48:64:80:96:112》。之后再利用ck16_m《4》对这些时钟信号进行打拍，依次得到ck128《4:20:36:52:68:84:100:116》。这样的好处是：相比于直接用紧邻的ck16_m《1》触发输出，ck16_m《4》和ck16_m《0》的间隔较大，为系统主时钟周期的4倍，有效缓解了所述移位寄存器链中触发器间传播延时的影响，ck128《0:16:32:48:64:80:96:112》与ck16_m《0》之间的延迟只要小于系统主时钟周期的4倍，就有利于正确输出ck128《4:20:36:52:68:84:100:116》。
79.进一步的，本实施例中，所述多相位时钟产生电路202为所述子adc阵列203产生的时钟信号的具体分组情况如下表：
[0080][0081]
表1：时钟分组情况
[0082]
相比于现有的移位寄存器链的直接移位寄存方式，其级联的触发器的触发时钟间隔越大，越有利于正确采样前一级触发器的输出，也就是预留给下一级触发器的建立时间更加充裕。本发明涉及的多相位时钟产生电路，其采用新式的分组移位寄存技术，其分组移位寄存得到的输出时钟随着触发时钟的操作而出现相应分组，亦即输出时钟出现规律性的间隔，从而可以增加每一分组内级联触发器间的触发时间间隔，从而保证正确的时序输出。且，在实际应用中可以根据输出时钟的排列适当调整与之连接的模块顺序，以实现多路时钟的整体拼接组合效果。
[0083]
本发明涉及的一种应用于多路时间交织adc中的多相位时钟产生电路，采用分组移位寄存方式，可以缓解移位寄存器链内传播延时和建立时间的影响，明确了多路时钟的
相位顺序关系，适用于超高速adc的时钟方案。另外，本发明还有利于在较大节点工艺下实现超高速多路时钟的生成，或者在先进工艺下实现更高速多路时钟的输出。
[0084]
以上结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，还可以对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域技术人员可以对本发明进行各种改动和变型，这些不脱离本发明的精神和范围的修改和变型也属于本发明权利要求及其等同技术的范围之内。